05 amplificador diferencial

EEL 7303 – Circuitos Eletrônicos AnalógicosJader A. De Lima UFSC, 2016
Amplificador Diferencial
Operação a Grandes e Pequenos Sinais
Prof. Jader A. De Lima

The basic BJT differential-pair configuration.

It tracks VCC
• both Vout and VCC are referred to same ground → vout tracks VCC
• what happens if Vout is not measured with respect to GND, but with
respect to another node that experiences same ripple?
source: Razavi

• the foundation for differential amplifiers: the symmetric CE stages provides
two output nodes whose voltage difference remains first-order free of VCC ripple
Carries no signal;
only constant current source
• one possible solution:

• common-mode • differential-mode

)VV(AV0 −+ −=
+
−
A
V+
V−
V0
Differential Amplifier
“Differential” ⇒ V0 depends only on difference (V+ − V-)
+
−
+
−
V0AV1
+
−
V1
Ri
Circuit Model in linear region
Ro

Differential Amplifiers in Electrocardiography

Sinal modo comum:
Sinal modo diferencial:

Different modes of operation of the BJT differential pair: (a) The differential pair with a common-mode input signal vCM. (b)
The differential pair with a “large” differential input signal.

(Continued) (c) The differential pair with a large differential input signal of polarity opposite to that in (b). (d) The differential
pair with a small differential input signal vi. Note that we have assumed the bias current source I to be ideal (i.e., it has an
infinite output resistance) and thus I remains constant with the change in vCM.

Figura 1. Esquemático do par diferenial
• Na Figura 1 tem-se o esquemático de um par diferencial com BJT NPN
Q1 e Q2, e cargas passivas RC1 e RC2, polarizado por uma fonte de
corrente constante ITAIL.
• Admite-se casamento perfeito entre Q1 – Q2 e RC1 – RC2

• A análise da operação sob grandes sinais indica o limitado intervalo de
amplitudes do sinal diferencial Vid = Vi1 – Vi2, no qual o circuito apresenta
comportamento aproximadamente linear.
Aplicando-se KVL (lei de Kirchoff das tensões) à malha de entrada, tem-se
(1)
Assumindo-se transistores operando na região linear
(queda de tensão em RC pequena), pela característica I-V
de uma junção pn tem-se:
(2.1)
1) Comportamento de Grandes Sinais
0VVVV 2i2be1be1i =−+−






≅−=




















T
1be
1S
T
1be
1S1c
V
V
expI1
V
V
expII







≅−=




















T
2be
2S
T
2be
2S2c
V
V
expI1
V
V
expII (2.2)
Assumindo as correntes de saturação IS1
= IS2
= IS
e Vbe1,
Vbe2
>> VT
(tensão térmica),






=
S
1c
T1be
I
I
lnVV






=
S
2c
T2be
I
I
lnVV
Combinando-se (2.1) e (2.2), tem-se
(3.1)
(3.2)






=





=
−
T
id
T
2be1be
1c
1c
V
V
exp
V
VV
exp
I
I
(4)

• Para fatores de transporte casados (α1
= α2
= α), tem-se Ic1
= αIe1
e Ic2
= αIe2
.
Portanto,
( )
α
+
==+−
2c1c
TAIL2e1e
II
III (5)
Manipulando-se (4) e (5),






−+
α
=
T
id
TAIL
1c
V
V
exp1
I
I (6)






+
α
=
T
id
TAIL
2c
V
V
exp1
I
I (7)

• Ic1 e Ic2 em função da entrada Vid estão indicadas na Figura 2. Como esperado,
para Vid = 0, Ic1 = Ic2 = ITAIL/2.
• Observa-se uma região aproximadamente linear para Vid < 3VT (≅78mV @23o
C),
embora melhor lienaridade apenas para Vid < VT;
• simplificadamente: para Vid > 3VT, um dos transistores entra em corte, enquanto
que ITAIL passa integralmente pelo outro.
Figura 2. Distribuição da corrente de coletor no par
diferencial em função do sinal de entrada

À saída do par diferencial, tem-se
C1cCC1o RIVV −=
C2cCC2o RIVV −=
(8)
(9)
e tomando-se a saída diferencial, 




 −
α=−=
T
id
CTAIL2o2ood
V2
V
tanhRIVVV (10)
Figura 3. Tensão diferencial de saída Vod
em função da entrada Vid

• O intervalo de linearidade do par diferencial pode ser estendido através
da linearização de emissor, inserindo-se resistores de emissor RE, como
indicado na Figura 4.
• Basicamente, parte do sinal aplicado às bases de Q1 e Q2 distribui-se
sobre esses resistores, linearizando-se o estágio (Figura 5).
Figura 4. Par-diferencial com degeneração
de emissor
Figura 5. Evolução de Vod em função de Vid para par
diferencial com degeneração de emissor

2) Comportamento de Pequenos Sinais
• Considera-se um sinal Vid, de pequena amplitude, aplicado ao par diferencial,
(Figura 6).
• sinal é decomposto, sendo (+Vid/2) aplicado à base de Q1, e (–Vid/2) aplicado à
base de Q2, ambas parcelas possuindo o mesmo nível DC (modo comum).
• Nessa condição, diz-se que o sinal diferencial é balanceado.
Figura 6. Pequeno sinal (balanceado) aplicado ao par
diferencial MOSFET canal N

• Na Figura 7a, tem-se o circuito equivalente de pequenos sinais (equivalente AC)
do par diferencial da Figura 6. Admitindo-se casamento perfeito entre
componentes, por simetria de circuito, o sinal balanceado aplicado faz com que o
potencial no emissor comum (nó E), seja nulo.
• Assim diz-se que o nó E atua como terra AC, pois não sofre variações com o
sinal de entrada. Para efeito de análise, pode-se então analisar apenas um lado do
circuito, como ilustrado na Figura 7b.
Figura 7. Circuito equivalente de pequenos sinais do par-diferencial para sinal de entrada balanceado (a)
e circuito simplificado para análise (b)
(a) (b)
node E
node E

• Sinal balanceado
nó E atua como terra AC

• Sinal não-balanceado
Para RTAIL → ∞ nó E recebe metade do sinal
de entrada

2
V
Rg
2
V id
m
od
−=
Rg
V
V
A m
0icid
od
dm −==
=
(11)
(12)
o ganho diferencial do par diferencial – em baixas e médias
frequências - corresponde ao produto entre a transcondutância
gm e a carga R;

Input Impedance
Using small signal analysis, it can be
shown:
( )
m
C
m
C
CC
m
BB
g
i
g
i
ii
g
vv 21
2121
221
−==−=−
BxCx ii β=But,
m
B
BB
g
i
vv 1
21
2β
=−∴
mB
BB
in
gi
vv
r
β2
1
21
=
−
=

Input Impedance

Output Impedance (single-ended)
00Set =⇒= CIN iv
Applying Kirchoff’s current law:
RCOUTOUTRCC iiiii −=⇒=+= 0
( ) CC
RC
OUT
OUT
OUT
OUT RR
i
v
i
v
r =−−=−==
Same result as common emitter amplifier

Output Impedance (differential-output)
00Set =⇒= CIN iv
Applying Kirchoff’s current law:
RCOUTOUTRCC iiiii −=⇒=+= 0

AC Coupling and Biasing
 Input and output coupling
capacitors may be required to
remove d.c. bias voltages
 If input coupling capacitors
are used, a d.c. bias current
path to the transistors’ bases
must be established
 Extra base resistors
accomplish this
 These will appear in parallel
with the input impedance

Practical Amplifier with AC Coupling

• Resposta à Variação da Tensão de Modo Comum
Na Figura 8, tem-se o esquemático do par diferencial com uma tensão
modo comum vic
aplicada às bases de ambos Q1 e Q2. Assumindo
inicialmente ITAIL
ideal, ou seja, RTAIL
→ ∞, tem-se que, para as correntes
incrementais ic1
e ic2
,
Figura 8. Par-diferencial com tensão modo-comum
aplicada à entrada
0ii 2c1c =+
Mas, por simetria do circuito e sinal aplicado,
(13)
2c1c ii = (14)
de modo que a única solução possível é
0ii 2c1c == (15)

O circuito rejeita idealmente o modo comum, sendo voc
= 0.
Ainda, tem-se o ganho de modo-comum Acm
= 0.
• Definindo-se o parâmetro CMRR (Common-Mode Rejection Rate)
como CMRR = Adm/Acm, tem-se CMRR → ∞
• No entanto, na prática, tem-se RTAIL finito. Portanto, (13) não é mais
válida, dando origem a correntes incrementais ic1 e ic2 de modo comum

Figura 10. Circuito equivalente de pequenos sinais do par-diferencial simplificado
para sinal de entrada modo-comum
• Por inspeção, pode-se verificar que, devido à simetria do circuito, ix = 0.
→ o circuito simplificado da Figura 10 pode ser utilizado para cálculo de Acm
.
1moc Rvgv −=





π
+≅





β
++=





++= TAILm1
m
mTAIL11
1
1mTAIL1ic Rg21v
g
gRv2v
r
v
vgR2vv
TAILm
m
i
oc
cm
Rg21
Rg
cv
v
A
+
−
== TAILm
cm
dm
Rg21
A
A
CMRR +==
(16)
(17)
(18) (19)

Ex: Para VA = -1.5V, determinar o ganho de pequenos sinais
vout/vin e o CMRR.

...)()()( 4
4
3
3
2
21 +++++= +++++
iiiioQo VaVaVaVaVV
...)()()()( 4
4
3
3
2
21 +−+−+−+−+= ++++−
iiiioQo VaVaVaVaVV
...)()()( 4
4
3
3
2
21 ++−+−+= ++++−
iiiioQo VaVaVaVaVV
...)(22 3
31 ++=−= ++−+
iiooout VaVaVVV
Cancelamento dos harmônicos pares em amplificadores fully-differential
Admitindo-se:
i)balanceamento do sinal (Vi
+
=-Vi
-
)
ii)casamento ideal dos componentes
harmônicos pares são idealmente cancelados !!

Offset Voltage
 With zero differential input, the collector
currents and, therefore, the collector
voltages should be identical
 This assumes that:
 The transistors are identical
 The loads are also identical
 In practice, loads will vary and the
quiescent conditions will not be perfectly
symmetrical
 There will be an offset voltage between the
actual output and the ideal assumption
• Device mismatch effects in differential amplifiers

Input-referred offset voltage
VOS: differential input voltage to be
applied such that VOD = 0
0, 2121 =→=≡ ODCC VRRQQ
0, 2121 ≠→≠≠ ODCC VRRQQmismatching

2
2
2
1
C
CC
C
CC
Cmdm
R
RR
R
RR
RgA
∆
−=
∆
+=
=
( ) C
TAIL
CC
TAIL
TAIL
C
TAIL
C
R
I
RR
I
V
I
R
I
RV
∆=−=






−=
22
22
12od
12od
T
C
C
C
T
TAIL
C
TAIL
Cm
C
TAIL
dm
od
V
R
R
R
V
I
R
I
Rg
R
I
A
V
V
∆
=
∆
=
∆
==
2
22os
i) Mismatching between RC1 and RC2

( ) ( )
CTAIL
TAIL
C
TAIL
C
RnIV
n
I
Rn
I
RV
=






−−+=
od
od 1
2
1
2
ii) Mismatching between Q1 and Q2
or if IQ1 = ITAIL/2 and IQ2 = ITAIL/2 – ∆ITAIL
with ITAIL ∝ Is
( )
( )nII
nII
RgA
SQS
SQS
Cmdm
−=
+=
=
1
1
2_
1_
T
C
T
TAIL
CTAIL
dm
od
nV
R
V
I
RnI
A
V
V 2
2
os ===
T
S
S
T
TAIL
TAIL
C
T
TAIL
CTAIL
dm
od
V
I
I
V
I
I
R
V
I
RI
A
V
V
∆
=
∆
=
∆
==
22
2
os

Typically, VOS is a small fraction of φt.
* IC layout is essential to reduce
the offset voltage
In case the error sources are correlated
Magnitude; sign is not relevant since the polarity of mismatching is unknown!
In case the error sources are uncorrelated
22
2





 ∆
+




 ∆
=
C
C
S
S
t
OS
R
R
I
IV
φ
C
C
S
S
t
OS
R
R
I
IV ∆
+
∆
=
2
φ

b) Input offset current

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