1. O documento descreve o projeto de um sintetizador de frequências capaz de gerar sinais entre 50 MHz e 55 MHz com incrementos de 50 kHz, utilizando um circuito baseado em malha de sincronismo de fase (PLL). 2. As especificações gerais incluem o cálculo dos parâmetros máximos, mínimos e demais componentes do PLL, como o divisor-por-N programável, oscilador de referência, prescaler e filtro. 3. São detalhadas também as especificações dos principais componentes

1. Universidade Federal de Uberlândia
Faculdade de Engenharia Elétrica
2º trabalho de Circuitos de Eletrônica Aplicada
Projeto simplificado de um
sintetizador de freqüências
Aluno
Roní G. Gonçalves
Professor
Paulo Sérgio Caparelli
10921EEL026
Uberlândia, 20 de fevereiro de 2015

2. Sumário
1 Introdução 3
2 Malha de sincronismo de fase ou phase-locked loop 4
3 Especificações gerais 4
3.1 Cálculo de Nmax, o valor máximo do divisor-por-N . . . . . . . . 5
3.2 Cálculo de ∆fstep, o passo de freqüência . . . . . . . . . . . . . . 5
3.3 Cálculo de Nmin, o valor mínimo do divisor-por-N . . . . . . . . . 5
3.4 Cálculo de fr, a freqüência de referência . . . . . . . . . . . . . . 6
3.5 Cálculo de fosc, a freqüência do oscilador . . . . . . . . . . . . . . 6
4 Especificação do oscilador 6
5 Especificação do divisor-por-N fixo 6
6 Especificação do comparador de fase 7
7 Especificação do filtro passa-baixa 7
7.1 Filtro proposto pelo fabricante . . . . . . . . . . . . . . . . . . . . 8
7.2 Filtro proposto no ARRL Handbook . . . . . . . . . . . . . . . . . 8
8 Especificação do VCO, o oscilador controlado por tensão 9
9 Especificação do prescaler 9
9.1 Divisor-por-2 com CI UPB1509GV . . . . . . . . . . . . . . . . . 10
9.2 Divisor-por-2 com flip-flop do tipo D . . . . . . . . . . . . . . . . 11
10 Especificação do divisor-por-N programável 12
11 Conclusões 14
12 Referências 15
2

3. 1 Introdução
Existe um sem-número de topologias de circuitos que por meio de abstração
tornam-se blocos funcionais para um outro sem-número de aplicações. A malha
de sincronismo de fase1 é um exemplo da afirmação anterior.
Essa malha cria um sinal de saída em fase e de mesma freqüência que o sinal
em sua entrada. Na verdade, como se trata de um dispositivo real, existem
pequenos erros de fase e de freqüência devidos ao atraso de propagação do
sinal no circuito: nada de inesperado num sistema real.
Neste trabalho, um PLL é projetado e arranjado de forma a criar o sinteti-
zador de freqüências. Basicamente, o circuito é composto de oscilador, divi-
sores de freqüência fixos e programáveis, filtro passa-baixa e oscilador contro-
lado por tensão.
1Esse dispositivo é mais conhecido pela sigla inglesa PLL de phase-locked loop.
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4. 2 Malha de sincronismo de fase ou phase-locked
loop
Malhas de sincronismo de fase são compostas fundamentalmente por com-
parador de fase, filtro passa-baixa e oscilador controlado por tensão.
A partir das especificações feitas, os blocos construtivos podem ser deter-
minados. Ou seja, a freqüência de referência bem como as freqüências de saída
determinam os demais parâmetros dos componentes do sintetizador.
Figura 1: Esquema funcional de um sintetizador de freqüências a partir de um
PLL, do livro ARRL Handbook.
3 Especificações gerais
No presente caso, me foi pedido um sintetizador de freqüências capaz de gerar
sinais a partir de 50 MHz até 55 MHz com um espaçamento de 50 kHz.
Isto significa que o sintetizador será capaz de gerar as seguintes freqüên-
cias: 50,025 MHz; 50,05 MHz; 50,075 MHz; 50,1 MHz; . . . ; 54,975 MHz.
Figura 2: Distribuição de freqüências a serem geradas
As principais especificações podem ser resumidas na tabela 1 logo abaixo.
Com um espaçamento de 50 kHz, o número de freqüências contidas num
intervalo de 0 a 54,975 MHz é igual a
fmax
∆f
=
54,975 MHz
50 kHz
= 1099,5.
4

5. Parâmetro Valor Unidade
freqüência mínima fmin 50,025 MHz
freqüência máxima fmax 54,975 MHz
espaçamento ∆f 50 kHz
Tabela 1: Tabela com os principais parâmetros para o projeto do sintetizador
de freqüências.
3.1 Cálculo de Nmax, o valor máximo do divisor-por-N
O incremento n no divisor-por-N está relacionado com Nmax da seguinte forma:
Nmax =
fmax
∆f
× n.
Nmax deve ser obrigatoriamente um valor inteiro. Para que isso ocorra, o
mínimo valor de n deve ser tal que
Nmax =
54,975 MHz
50 kHz
× n = 1099,5 × n = (1099 +
1
2
) × n → n = 2.
Dessa forma, se n = 2 o máximo valor que o divisor-por-N deve ser capaz de
contar é igual a
Nmax = 1099,5 × 2 = 2199.
3.2 Cálculo de ∆fstep, o passo de freqüência
O passo de freqüência é igual a
∆fstep =
fmax
Nmax
=
54,975 MHz
2199
= 25 kHz.
Note que
∆fstep =
∆f
2
=
50 kHz
2
= 25 kHz.
3.3 Cálculo de Nmin, o valor mínimo do divisor-por-N
O mínimo valor a ser programado no divisor-por-N é igual a
Nmin =
fmin
∆fstep
=
50,025 MHz
25 kHz
= 2001.
Resumindo, o divisor-por-N deve contar 2199−2001 = 198 números começando
por 2001 até 2199 com incrementos de n = 2:
N = 2001,2003,2005,...,2199.
5

6. 3.4 Cálculo de fr, a freqüência de referência
A freqüência de referência se relaciona com o valor de ∆fstep e o valor de divisão
do prescaler:
fr =
∆fstep
P
.
Para definir fr é necessário, antes, definir o valor do prescaler. Este último
existe para compatibilizar a freqüência de saída do VCO com a freqüência má-
xima de trabalho do divisor-por-N programável.
Considerando que o circuito integrado 74HC/HCT4059 da Philips trabalha
a, no máximo, 40 MHz. É necessário um prescaler de no mínimo:
P =
fmaxV CO
fmaxDivisor
=
54,975 MHz
40 MHz
≈ 1,37 → P = 2.
Assim, a freqüência de referência está definida:
fr =
25 kHz
2
= 12,5 kHz.
3.5 Cálculo de fosc, a freqüência do oscilador
A freqüência do oscilador e de referência se diferenciam apenas pela razão
imposta pelo divisor-por-N fixo:
fosc = R × fr
Dessa forma, com um oscilador que gera um sinal de 1,25 MHz, precisaria
de um R = 100 para obter uma fr = 1,25 MHz
100 = 12,5 kHz. Dessa forma, precisa-
remos de um divisor de freqüência fixo, tal que R = 100.
4 Especificação do oscilador
É necessário um oscilador capaz de gerar um sinal periódico com freqüên-
cia igual a 1,25 MHz. Isso é facilmente conseguido por meio de osciladores a
cristais como, por exemplo, os osciladores da série GXO-U100 da Gollege que
são alimentados por 5 volts. Neste caso específico, foi escolhido o GXO-U100H
1.25 MHz. Os pinos devem ser ligados da seguinte forma: (1) não conectado;
(4) terra; (5) saída e (7) alimentação de 5 V.
5 Especificação do divisor-por-N fixo
Para compatibilizar a faixa de operação do comparador de fase com a do os-
cilador a cristal, é necessário um divisor-por-100. Para isto, foi escolhido o
DS8629 da National Semiconductor. Ele opera desde sinais CC até 120 MHz.
6

7. Figura 3: Como definir o modelo do cristal a ser pedido ao fabricante.
Figura 4: Esquema de pinos do DS8629.
Neste CI, os pinos 1 (Vcc2) e 8 (Vcc1) podem ser ligados conjuntamente à
alimentação de 5 volts. Assim como os pinos 3 e 4 podem ser aterrados juntos.
O sinal de saída fica por conta do pino 2. O pino 6 deve ser usado se houver
preferência de o circuito funcionar com a subida de borda do sinal de entrada;
se a preferência for pela descida de borda, usa-se o pino 7. Não é necessário
usar o pino 5.
6 Especificação do comparador de fase
O comparador de fase escolhido é o MC12040P da Motorola. Sua faixa dinâmica
vai de −2π a 2π.
As saídas U e D devem ser subtraídas e depois integradas (devem passar
por um filtro passa-baixa) para depois o sinal ser enviado ao VCO.
O pino 8 é o da alimentação que pode ser feita com 5 volts. O pino 5 deve
ser aterrado. O pino 6 (R) é onde entra o sinal de referência, enquanto que
o pino 9 (V) é o sinal vindo do contador programável, ou seja, é o sinal de
realimentação.
7 Especificação do filtro passa-baixa
O filtro passa-baixa não foi feito. Nem entendi bem como usá-lo para ligar o
comparador de fase com o VCO, por isso existem duas propostas de filtros a
7

8. Figura 5: Esquema interno do comparador de fase à esquerda; esquema de
pinos à direita.
serem feitos.
7.1 Filtro proposto no próprio catálogo do comparador de fase
Um esquema típico de filtro logo após o comparador de fase é sugerido pelo
próprio fabricante do MC12040P.
Figura 6: Circuito de soma e filtragem típico recomendado pela própria Mo-
torola.
7.2 Filtro proposto no ARRL Handbook
Um esquema semelhante ao apresentado no catálogo do MC12040P se encon-
tra presente no livro ARRL Handbook.
Infelizmente, projetar corretamente tal filtro não é algo trivial de se fazer.
Os valores das constantes K0 do VCO assim como KD do comparador de fase
devem ser conhecidos. O valor desta última constante depende do fato de o
8

9. Figura 7: Filtro com entrada diferencial para um comparador de fase segundo
o ARRL Handbook.
charge pump na saída do comparador ser de tensão (equação 1) ou corrente
(equação 2), pois as expressões para ele são distintas:
KD =
VH − HL
4π
(1)
KD =
IQP
2π
(2)
Em razão disso, nem vou me preocupar em calcular corretamente os parâ-
metros do filtro da malha de sincronismo de fase.
8 Especificação do VCO, o oscilador controlado por
tensão
Durante as aulas de CELA, alguns VCOs bem como suas simulações foram
apresentados aos alunos, um dos mais simples e práticos de se montar é aquele
que usa o CI MC1648. Foi este o circuito inclusive que tentei primeiramente
simular para obter um VCO, porém ele não funcionou adequadamente apesar
de eu ter seguido as instruções de seu catálogo para fazê-lo oscilar numa faixa
de 10 a 60 MHz com onda quadrada.
A configuração recomendada pela Motorola é a mostrada na figura 9.
Para obter o MC1648 oscilando entre as freqüências de 10 a 60 MHz, o
fabricante diz para usar o varicap MV2115 e um indutor de 2,3 µH.
9 Especificação do prescaler
Não foi tão fácil encontrar um CI que funcionasse como divisor de freqüência
e que trabalhasse com freqüências na faixa dos 50 MHz. Encontrei inúmeros
divisores por 2, 4, 5, 10, 20, 25, 100 para freqüências maiores, da ordem de
gigahertz.
9

10. Figura 8: VCO com CI MC1648 mostrado numa das aulas de CELA.
Figura 9: Esquema de ligações sugerido pela Motorola para usar o MC1648
como VCO.
Figura 10: Valores de indutância e tipo de varicap a ser usado de acordo com a
freqüência desejada no VCO.
Não tivesse eu encontrado algum CI, resolveria meu problema usando ape-
nas um flip-flop do tipo D ligando uma de suas saídas Q a sua entrada D. Esta
solução me foi sugerida pelo aluno Paulo Pereira.
Abaixo ficam as duas alternativas possíveis para serem usadas.
9.1 Divisor-por-2 com CI UPB1509GV
Como o prescaler tem que ser um divisor-por-2, foi escolhido o circuito inte-
grado UPB1509GV da CEL que pode operar2 até 800 MHz. Ele é um divisor-
2Quando este circuito é usado como divisor-por-2, sua freqüência de trabalho passa a ser de 50
a 700 MHz.
10

11. por-n com n podendo ser selecionado como 2, 4 ou 8. O CI pode ser alimentado
com tensões desde 2,2 até 5,5 volts.
Figura 11: À esquerda: esquema de pinos; à direita: como configurar o valor
da divisão.
Neste CI, para se obter divisor-por-2, ambos os pinos 5 e 6 devem estar
aterrados. Além disso, os pinos 1 e 8 devem ser alimentados com uma tensão
de 5 volts e entre a alimentação e os pinos deve haver capacitores de bypass,
sugeridos pelo fabricante, de 1000 pF. O pino 4 deve ser aterrado e o sinal de
saída se encontra no pino 7 e a entrada se situa no pino 2.
9.2 Divisor-por-2 com flip-flop do tipo D
O 74F74 da Philips fornece dois flip-flops do tipo D. Para ele funcionar como
divisor-por-2, basta fazer a saída Q comum com a entrada D.
Figura 12: À esquerda: esquema de pinos; à direita esquema de acordo com as
normas IEC/IEEE.
Nesse caso, o pino 14 (Vcc) deve ser ligado na alimentação e o pino 7 (GND)
deve ser aterrado. Os pinos 2 (D0) e 5 (Q0) devem ser curto-circuitados e
fornecerão o sinal de saída. O sinal de entrada deve ser ligado no pino 3 (CP0).
Os demais pinos não são usados o que não deixa de ser um disperdício.
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12. 10 Especificação do divisor-por-N programável
O divisor-por-N programável escolhido foi o 74HC/HCT4059 da Philips. Ele
pode ser programado para dividir uma freqüência por 3 até 15999. Possui
ainda quatro modos de operação: temporizador, divisor-por-N, divisor-por-
10000 e master preset. Nesse caso usaremos o modo divisor-por-N com N vari-
ando de 2001 até 2199.
Para trabalharmos com o CI no modo divisor-por-N, precisamos escolher
MODE = 5 ou 10. Desse modo, ele é capaz de contar de 3 até 9999, que é a
faixa onde reside a nossa faixa de interesse: 2001 a 2199.
O modo escolhido, por mim, é MODE = 5. Isso implica que Ka = H, Kb = L
e Kc = H. Por conseqüência do modo escolhido, o latch enable deve ser configu-
rado com nível lógico baixo, ou seja, LE = L.
Basta agora, seguir as equações do catálogo para saber como configurar os
JAM inputs para que o CI seja programado via um microprocessador para di-
vidir a freqüência de entrada por valores que vão desde 2001 até 2199.
Figura 13: Parte da tabela de configuração do CI 74HC/HCT4059 da Philips.
Para saber como configurar os JAM inputs, faz-se o seguinte: (1) defini-se o
valor de N; (2) divide-se esse valor pelo valor de MODE; (3) escreve-se a parte
inteira da divisão como soma de produtos de base 10; (4) define-se o resto da
divisão.
O seguinte exemplo é suficiente para se entender como proceder. O primeiro
valor de N é 2001. O modo escolhido é 5, então, 2001 ÷ 5 = 400,2. 400 pode
ser escrito como 1000 × 0 + 100 × 4 + 10 × 0 + 1 × 0. 2001 pode ser escrito como
5 × 400 + 1 = (5)(1000 × 0 + 100 × 4 + 10 × 0 + 1 × 0) + 1.
O exemplo para N com o último valor possível também é feito: N = 2199;
2199÷5 = 439,8; escrevendo, então, diferentemente 2199 = (5)(1000×0+100×
4 + 10 × 3 + 1 × 9) + 4.
De acordo com a tabela 1 da página 7 do catálogo do 74HC/HCT4059, o
preenchimento dos JAM inputs deve ser feito da seguinte maneira se o MODE =
5: o valor do resto deve ser configurado via J1J2J3, o dígito que multiplica 1000
ou é 0 ou é 1 e é definido por J4, o dígito que multiplica 100 é definido por
J5J6J7J8, aquele que multiplica 10 é definido por J9J10J11J12 e, finalmente, o
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13. dígito que multiplica 1 é definido por J13J14J15J16.
Repare que o bit menos significativo é aquele que apresenta o menor índice
em J enquanto que o bit mais significativo possue o maior índice.
Os dois exemplos feitos acima ficariam então com as seguintes entradas:
Resto 1000x 100x 10x 1x
1 0 4 0 0
J1J2J3 J4 J5J6J7J8 J9J10J11J12 J13J14J15J16
H L L L L L H L L L L L L L L L
Tabela 2: Esquema de como configurar os JAM inputs para que o CI divida a
freqüência de entrada por 2001. L significa nível lógico baixo e H nível lógico
alto.
Resto 1000x 100x 10x 1x
4 0 4 3 9
J1J2J3 J4 J5J6J7J8 J9J10J11J12 J13J14J15J16
L L H L L L H L H H L L H L L H
Tabela 3: Esquema de como configurar os JAM inputs para que o CI divida a
freqüência de entrada por 2199. L significa nível lógico baixo e H nível lógico
alto.
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14. 11 Conclusões
Os PLLs encontram inúmeras aplicações no campo da eletrônica. Uma de suas
aplicações é a criação de um sintetizador de freqüências; este, por sua, vez
pode ser usado em circuitos de modulação e demodulação sendo um bloco
fundamental para aplicações de circuitos de comunicação.
Neste trabalho, me foi proposto justamente criar um sintetizador de fre-
qüências a partir de uma malha de sincronismo de fase além de simular um
oscilador controlado por tensão.
Com exceção do filtro de malha, a maior parte dos blocos do sintetizador
foi bem calculada o que possibilitou escolher individualmente um componente
adequado para cada um dos elementos do sintetizador.
As freqüências de funcionamento de cada CI concordam entre cada estágio
bem como a tensão de alimentação de 5 V é igual para todos os estágios. Porém,
é necessário verificar a compatibilidade entre os níveis de tensão na entrada e
saída de cada estágio assim como os níveis de corrente. Essa verificação não
foi feita por conta do pouco tempo disponível para tal e também por conta da
pouca experiência minha na escolha de componentes para criar um sistema
real.
Além do mais, acredito ser necessário verificar se todos os CIs escolhidos
apresentam tecnologias compatíveis entre si, pois pode haver algum deles que
não possa trabalhar diretamente com a tecnologia de algum outro componente:
TTL, ECL, CMOS. . .
Na verdade, este trabalho deveria ser visto como um pré-projeto do sinte-
tizador de freqüência. Algo feito por um iniciante e, portanto, possivelmente
contém falhas de concepção. Essas falhas deveriam ser expostas por alguém
mais experiente e, em seguida, o iniciante teria a oportunidade de corrigir os
erros e verificar o projeto com maior rigor para que ele pudesse ser apresentado
com maior confiança.
Ainda assim, ter feito esse projeto ajudou a entender melhor as dificuldades
e limitações que podemos encontrar durante a elaboração de algum circuito
eletrônico o que contribuiu de forma até inesperada para a conclusão da minha
graduação.
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15. 12 Referências
[1] Floyd M. Gardner, Phaselock techniques. 3ª edição, Wiley-Interscience.
[2] Dean Banerjee, PLL performance, simulation and design. 4ª edição, 2006.
[3] Analog Devices, Fundamentals of phase locked loops. Tutorial MT-086, 2009.
[4] Ward Silver, ARRL Handbook for Radio Communications. Amer Radio Relay
League, 91ª edição, 2013.
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