Já é de nosso conhecimento que na natureza a matéria encontra-se em estados: sólido, líquido e gasoso. Para o estudo do display de pla interessa-nos somente o estado gasoso que é representado pelos gases quando não sofrem nenhuma influência externa permanecem estado neutro, onde seus átomos possuem a mesma carga elétrica, em ou palavras, onde seus átomos possuem o mesmo número de elétrons prótons. Energia como calor e tensão, pode “arrancar” elétrons dos átomos criando diferenças de cargas entre os átomos. Quando os átomos de um gás estão com diferenças de cargas diz-se que o gás está ionizado ou que o gás está no “estado de plasma”,. O estado de plasma é considerado o quarto estado da matéria. Gases como o xênon e neon tem grande facilidade de liberar elétrons, portanto são largamente empregados para se obter o estado de plasma.

1. ANÁLISE DE
TVDEPLASMA
Rangel Carvalho
ANÁLISE DE FUNCIONAMENTO
DE UM PAINEL DE PLASMA TÍPICO

2. ESTADODEPLASMA
Já é de nosso conhecimento que na natureza a matéria encontra-se em três
estados: sólido, líquido e gasoso. Para o estudo do display de plasma
interessa-nos somente o estado gasoso que é representado pelos gases. Os
gases quando não sofrem nenhuma influência externa permanecem em
estado neutro, onde seus átomos possuem a mesma carga elétrica, em outras
palavras, onde seus átomos possuem o mesmo número de elétrons e de
prótons, como mostra a figura 1.1.
Energia como calor e tensão, pode “arrancar” elétrons dos átomos criando
diferenças de cargas entre os átomos. Quando os átomos de um gás estão
com diferenças de cargas diz-se que o gás está ionizado ou que o gás está no
“estado de plasma”, como mostra a figura 1.2. O estado de plasma é
considerado o quarto estado da matéria. Gases como o xênon e neon tem
grande facilidade de liberar elétrons, portanto são largamente empregados
para se obter o estado de plasma.
Figura 1.1 Ilustração didática mostrando um gás em estado
neutro, onde os átomos possuem a mesma carga elétrica.
Análise de TV de Plasma 10

3. Estrutura do Display de Plasma
eletrodos de endereço
eletrodos de sustentação
A figura 1.5 mostra a estrutura de um display de plasma. É formado
basicamente por duas placas de vidro, uma frontal e uma traseira. Na face
interna da placa de vidro traseira são colocados eletrodos verticais chamados
de . Sobre os eletrodos de endereço é colocada uma
grade com divisões horizontais e verticais formando milhares de células de
descargas, de modo que cada coluna de célula fique exatamente sobre um
eletrodo de endereço. O interior de cada célula é revestido com uma camada
de fósforo vermelho, verde ou azul.
Na face interna da placa de vidro frontal são colocados eletrodos
transparentes chamados de . Esses eletrodos são
posicionados em sentido horizontal de modo que cada dois eletrodos fiquem
exatamente sobre uma linha de células. Sobre os eletrodos de sustentação é
colocado um dielétrico transparente que isola os eletrodos das células de
descargas.
As duas placas de vidro são unidas e hermeticamente vedadas e em seguida
as cavidades das células são preenchidas com gás neon e xênon.
ELETRODOS DE
ENDEREÇO
PLACA DE
VIDRO TRASEIRA
PLACA DE
VIDRO FRONTAL
DIELÉTRICO
(TRANSPARENTE)
CÉLULAS DE DESCARGA COM
CAMADA DE FÓSFORO RGB
CONDUTORES PARA
LIGAR OS ELETRODOS
AO CIRCUITO EXTERNO
CONDUTORES PARA
LIGAR OS ELETRODOS
AO CIRCUITO EXTERNO
Figura 1.5 Estrutura do display de plasma.
ELETRODOS DE
SUSTENTAÇÃO
(TRANSPARENTES)
Análise de TV de Plasma 13

4. Sustentação das descargas UV
pulsos de sustentação
circuito de sustentação
Apagamento das cargas de parede
Como as descargas UV ocorrem somente durante a formação das cargas de
parede, para “sustentar” a descarga UV, ou seja, para gerar seguidas
descargas UV é necessário alimentar os eletrodos Y e Z com uma tensão que
muda de polaridade constantemente e, além disso, a mudança de polaridade
tem que ser “abrupta” para provocar fortes descargas UV. Portanto para gerar
seguidas descargas UV os eletrodos de sustentação são alimentados com
pulsos, chamados de . Os pulsos de sustentação são
fornecidos por um circuito comutador chamado de
que é mostrado na figura 1.7.
Devido o efeito memória as cargas de parede permanecem por um longo
período. Para apagar as cargas de parede é necessário aplicar nos eletrodos Y
e Z uma tensão que varia lentamente, em forma de rampa. Tensão em forma
de rampa atraí ou repele os elétrons lentamente que acabam retornando aos
átomos do gás e com isso o gás volta ao estado neutro. As figuras 1.8 e 1.9
mostram a sequência de funcionamento da célula de descarga.
VS
VOLTAGE SUSTAIN
S3
S4
S1
S2
PULSOS DE SUSTENTAÇÃO
Z
Y
GND
GND
VS
VS
X
Y Z
QUANDO S1 E S4 FECHAM, S2 E S3 ABREM. S1 LIGA O ELETRODO Y NA
TENSÃO VS ENQUANTO S4 LIGA O ELETRODO Z NO GND. QUANDO S2 E S3
FECHAM, S1 E S4 ABREM. S3 LIGA O ELETRODO Z NA TENSÃO VS
ENQUANTO S2 LIGA O ELETRODO Y NO GND. ASSIM OS ELETRODOS Y E Z
RECEBEM PULSOS DE SUSTENTAÇÃO VARIANDO DO GND A TENSÃO VS
Figura 1.7 Representação do circuito de sustentação.
Análise de TV de Plasma 16

5. PROCESSO DE VARREDURA
NO DISPLAY DE PLASMA
período
de reset, período de endereço período de sustentação
A figura 1.10 mostra o diagrama em blocos de um painel de plasma incluindo
os circuitos Y-SUS, Y-BUFFER, Z-SUS e DATA DRIVER. Os eletrodos X são
dispostos em colunas e os eletrodos Y e Z são dispostos em linhas. Note que
os eletrodos Z são ligados ao mesmo ponto formando eletrodos comuns
enquanto os eletrodos Y são ligados separadamente em cada linha de células.
Isso é necessário porque os eletrodos Y, além da função de sustentação,
também tem a função de varredura. Nos cruzamentos dos eletrodos Y e X
estão as células de descargas, sendo que cada célula é um subpíxel R, G ou B e
cada grupo com três células RGB forma um pixel.
As imagens no display de plasma são formadas utilizando um processo de
varredura precisamente controlado onde cada célula é acessada
individualmente. O processo de varredura é dividido em três períodos:
e .
Y1
Y2
Y3
Y4
Y5
Yn
X1
X2
X3
X4
X5
X6
X7
X8
X9
X10
X11
X12
X13
X14
X15
X16
X17
Xn
Z1
Z2
Z3
Z4
Z5
Zn
Figura 1.10 Diagrama em blocos de um painel de Plasma.
DATA DRIVER
Y-SUS
&
Y-BUFFER
Z-SUS
TRÊS CÉLULAS
UM PIXEL
UMA CÉLULA
UM SUBPIXEL
DISPLAY DE PLASMA
Análise de TV de Plasma 19

6. Figura 1.14 Representação didática dos circuitos Ysus, Ybuffer, Zsus e Data Driver.
A figura 1.14 mostra os circuitos didáticos Ysus, Ybuffer, selecionam as tensões VS, VA, VZB, -Vy e VSC para
Zsus e Data Driver. O circuito Ysus alimenta os eletrodos Y alimentar os eletrodos. A fonte VSC está representada pela
através do circuito Ybuffer, o circuito Zsus alimenta os bateria B1 de 200V, cujo negativo está ligado na saída Yout.
eletrodos Z e o circuito Data Driver alimenta os eletrodos X. Vamos analisar o funcionamento em cada período: reset
Esses circuitos são basicamente chaves eletrônicas que (set-up/set-down), endereço e sustentação.
Circuitos didáticos Ysus, Ybuffer, Zsus e Data Driver
DISPLAY DE PLASMA
Y1
Y2
Y3
Y4
Y5
Yn
S1
YSUS-UP
S2
YSUS-DN
Y-OUT
VS (200V)
S7
ZSUS-DN
VA
60V
X1
X2
X3
X4
X5
Xn
Y-SUS Y-BUFFER
Z-SUS
DATA DRIVER
Z1
Z2
Z3
Z4
Z5
Zn
SY1
SY2
SY3
SY5
SYn
SX1
SX3
SX4
SX5
SXn
SX2
Z-OUT
B1
200V
S4
SET-UP
SET-UP
-Vy (-200V)
S3
-Vy
VS (200V) VSC
-Vy (-200V)
SET-DN
S5
SET-DN
VS (200V) VZB (100V)
S6
ZSUS-UP
S8
VZB
SY4
Análise de TV de Plasma 26

7. ANÁLISE DA PLACA
CONTROLADORA
A placa controladora tem a função de gerar sinais de controle para os circuitos
Ysus, Ybuffer, Zsus e Data Driver. Além de gerar sinais de controle, a placa
controladora também recebe os sinais LVDS fornecidos pela placa principal e
converte em sinais RSDS divididos em subcampos.
A figura 2.3 mostra o aspecto físico de uma placa controladora típica incluindo
um CI de controle (IC Control) e duas memórias (SDRAM e Flash). Devido ao
baixo custo dessa placa, em caso de defeito pode ser mais conveniente
substituir a placa, entretanto conhecer seu funcionamento é fundamental para
entender e analisar as demais placas. Além disso, em caso de falta de imagem
ou distorção de imagem é importante conhecer os sinais de vídeo
processados na placa controladora.
RESISTORES DE
TERMINAÇÃO DE 100R
MEMÓRIA
SDRAM
MEMÓRIA
FLASH
TxC-N
TxC-P
Tx0-N
Tx0-P
Tx1-N
Tx1-P
CANAIS RSDS
PARA
A
PLACA
Y-SUS
PARA A
PLACA X LEFT
PARA A
PLACA X RIGHT
PARA A
PLACA PRINCIPAL
CONTROL
PARA
A
PLACA
Z-SUS
XD
XD
Figura 2.3 Aspecto físico de uma placa controladora típica.
Rx3-N
Rx3-P
RxC-N
RxC-P
Rx2-N
Rx2-P
Rx1-N
Rx1-P
Rx0-N
Rx0-P
CANAIS LVDS
Análise de TV de Plasma 44

8. CH1 - LVDS-P / CH2 - LVDS-N
Osciloscópio 1
5us
SEC
CH2
CH1
2
500mV
1
500mV
Os sinais LVDS podem ser visualizados em tempo horizontal (5us) ou em
tempo vertical (5ms). Com o osciloscópio em 5ms cada pacote LVDS possui
todos os bits para formar um quadro de imagem e com o osciloscópio em 5us
cada pacote LVDS possui todos os bits para formar uma linha de imagem.
Para vermos os sinais LVDS nos canais Tx0, Tx1, Tx2 e Tx3 é necessário que
tenha sinal de vídeo, pois sem sinal de vídeo esses canais ficam somente com
uma tensão em torno de 1V, já o sinal CLK permanece normal mesmo sem
sinal de vídeo.
CH1 - CLK-P / CH2 - CLK-N
Osciloscópio 2
5us
SEC
CH2
CH1
2
500mV
1
500mV
Análise de TV de Plasma 49

9. 470 470
2R2
470
470
470
470
470
470
471
2R2
2R2
2R2
2R2
2R2
2R2
2R2
ANÁLISE DA PLACA X
A placa X é somente uma interface para conectar os CIs data drivers ao display
de plasma. O CI data driver (também chamado de address driver) é um CI do
tipo TCP (Taped Carrier Package) montado diretamente nos flats cables que
ficam conectados na placa X e no display, e em caso de defeito é necessário
substituir o display. Embora não seja possível substituir um TCP, entender o
funcionamento do CI data driver é muito importante para que possamos
entender os circuitos envolvidos no controle do display de plasma. A figura 2.8
mostra parte da placa X destacando o CI data driver.
A figura 2.9 mostra o diagrama simplificado da placa X onde podemos ver a
disposição dos CIs data drivers. Cada CI alimenta 256 eletrodos X e como são
usados 12 CIs é possível alimentar 3072 eletrodos X (12 x 256 = 3072) que pode
formar 1024 pixels (3072 / 3 = 1024). Os CIs data drivers são alimentados com a
tensão VA de 60V e com a tensão VDD de 3,3V. Cada CI data driver recebe o
sinal RSDS e converte para dados RGB com amplitude de 60V para alimentar
os eletrodos X.
CANAIS RSDS PARA
TRANSMISSÃO DOS DADOS RGB
CADA CI DATA DRIVER RECEBE TRÊS
CANAIS RSDS, SENDO UM CANAL DE
CLOCK E DOIS CANAIS DE DADOS RGB.
2R2
TENSÃO VA
DATA DRIVER
TCP - TAPED CARRIER PACKAGE
FITA TÉRMICA PARA
DISSIPAR O CALOR
FLAT CABLE CONECTADO
A PLACA CONTROLADORA
PLACA X ESQUERDA
Figura 2.8 Parte da placa X destacando o CI Data Driver.
Análise de TV de Plasma 52

10. ANÁLISE DA PLACA Y-BUFFER
A figura 2.13 mostra parte da placa Ybuffer onde podemos ver em detalhes o
CI Ybuffer, o conector do display e as trilhas entre o CI e o conector.
R2A20292BFT
JAPAN
470
470
R2A20292BFT
JAPAN
R2A20292BFT
JAPAN
R2A20292BFT
JAPAN
127
128
127
128
1
2
1
2
1
2
470
470
470
470
Figura 2.13 Placa Ybuffer.
CI Y-BUFFER
COM 128 PINOS
(96 SAÍDA)
FGND
FLOUNTING
GROUND
TERRA FLUTUANTE
SILICONE PARA EVITAR
CENTELHAMENTO
ENTRE OS PINOS
5V PARA ALIMENTAR O
ESTÁGIO LÓGICO DO CI
PONTO DE TESTE PARA
MEDIR O SINAL Y-OUT
TENSÃO VSC
PARA ALIMENTAR
O ESTÁGIO DE
SAÍDA DO CI
Y-BUFFER
CONECTOR
COM 128 PINOS
(64 DE CADA LADO)
Análise de TV de Plasma 59

11. ANÁLISEDAS
PLACASY-SUSEZ-SUS
A figura 2.17 mostra parte do painel de plasma destacando as placas Ysus e
Zsus. Essas são as placas com maior incidência de defeitos, devido as
elevadas tensões e as altas correntes usadas para alimentar os eletrodos Y e Z.
A maioria dos componentes utilizados nessas placas podem ser encontrados
no mercado especializado possibilitando a reparação dessas placas em
quase todos os casos, mas devido a falta de informações dos circuitos, muitos
técnicos optam pela substituição das placas.
PLACA Y-SUS
-Vy
SUS-UP
SUS-UP
BLOCK
SUS-DN
SUS-DN
ER-UP
SET-UP
SET-DN
ER-DN
PLACA Z-SUS
PLACA Y-SUS
ER-UP
SUS-UP
SUS-DN
ER-DN
SUS-UP
Figura 2.17 Parte do painel de Plasma destacando as placas Ysus e Zsus.
Análise de TV de Plasma 68

12. Análise do diagrama
simplificadoYsus e Zsus
Circuito Set-Up/Set-Down -
Circuitos Ysus e Zsus -
Circuito Yblocking -
Circuito VZB -
Circuito ERC -
A figura 2.18 mostra o diagrama simplificado Ysus e Zsus incluindo os
seguintes circuitos:
gera as rampas Set-Up e Set-Down durante o
período de reset.
fornece pulsos de sustentação aos eletrodos Y e Z
durante o período de sustentação.
bloqueia a tensão negativa que surge na saída Yout
durante o período set-down e período de endereço, evitando que essa tensão
chegue ao diodo D5.
fornece a tensão VZB aos eletrodos Z durante o período de
endereço.
recupera a tensão acumulada nos eletrodos Y e Z para auxiliar
na formação dos pulsos de sustentação.
As saídas dos circuitos possuem transistores MOSFETs ou IGBTs que devem
ter características de tensão e corrente adequadas conforme a aplicação.
Cada transistor recebe no gate um sinal de controle fornecido pela placa
controladora. Os sinais de controle passam por circuitos drivers que
amplificam o sinal em tensão e corrente para polarizar os gates dos
transistores. Os transistores que tem o source (emissor) ligados a uma tensão
diferente do terra é polarizado por drivers com foto acoplador.
A figura 2.19 mostra o diagrama de tempo com os sinais Yout, Zout e os sinais
de controle fornecidos pela placa controladora. Vamos analisar os circuitos da
figura 2.18 acompanhando as formas de ondas da figura 2.19 que está dividida
nos períodos de reset, endereço e sustentação.
Análise de TV de Plasma 69

13. Y Z
Z-SUS-DN
Z-SUS-UP
IC4
IC1
Y-SUS-UP
VS
D3
Q3
YSUS-UP
Q4
Y-BLOCK
Y-SUS-DN
IC5
D5
Q5
YSUS-DN
D6
D7
D2
D1
VZB
ERC
Y-SUS
Y-BLOKCING
Z-SUS
VZB
Y-BUFFER
Y-OUT / FGND
Z-OUT
Y-ER-UP
IC3
Z-ER-UP
VS
Y-SUS
SET-UP / SET-DOWN
IC2
IC6
IC7
IC8
IC9
IC10
Q1
Y-ER
Q9
SET-UP
Q8
VZB
Q7
ZSUS-DN
Q6
ZSUS-UP
Q2
Z-ER
SET-DN
SET-UP
15V
15VF
15VZ
15V
VSC
OC1
OC2
DATA
CLK
Y-BUFFER
Q-UP
VS
VZB
Q-DN
C1 R2
C2
R3
Y-BLOCK
-VY
Q10
SET-DN
LOGIC
R1
L1
15Vy
15VF
15VF
15VZ
15V
15VZ
D12
C3
+5VF
15VZ
Figura 2.18 Diagrama simplificado dos circuitos Ysus e Zsus.
DISPLAY
15VF
Análise de TV de Plasma 70

14. ANÁLISE DA FONTE PFC
(circuito genérico)
step-up
A figura 3.7 mostra um circuito genérico de uma fonte PFC incluindo somente
os componentes relevantes para analisarmos o funcionamento, entre eles, o
indutor PFC (L21), o CI gerador de PWM (IC21) e o transistor chaveador (Q21).
A fonte PFC é um conversor DC/DC do tipo (elevador de tensão) que
através de um PWM converte a tensão da rede em uma tensão em torno de
400VDC para alimentar a fonte standby e a fonte VS. O indutor PFC é
alimentado com tensão “semi senoidal positiva” obtida pela
retificação da tensão da rede. Como a DC pulsante varia regularmente entre os
picos e vales, para manter a tensão de saída estabilizada o PWM deve ser
corrigido conforme as variações da DC pulsante.
DC pulsante
Figura 3.7 Diagrama simplificado da fonte PFC.
PWM
UVLO UVP
OVP
ZCD
R24
R25
BD21
AC
AC
VCC
COMP
ZCD
VCC15V
OUT
FB
2.5V
PFC400V
VCC
OCP
R23
DRV
DC PULSANTE PWM
DC
Q21
IC21
D21
C21
C22
D22
R22
C23
A B C
L21
Análise de TV de Plasma 100

15. O osciloscópio 28 mostra o PWM sobre o primário do transformador T31,
medido com o terra do osciloscópio de um lado do primário e a ponta de prova
do outro lado e o osciloscópio 29 mostra as tensões nos extremos do
enrolamento secundário que gera a tensão VS.
2us
SEC
CH2 OFF
CH1
1
PWM sobre o primário do transformador T31
100V
SEC
CH2
CH1
1
PWM simétrico no secundário do transformador T31
200V 200V
2
Osciloscópio 29
Osciloscópio 28
Análise de TV de Plasma 111
2us