O documento compara o desempenho de várias arquiteturas de memória DRAM contemporâneas, incluindo Fast Page Mode, Extended Data Out, Synchronous DRAM, Enhanced SDRAM, Synchronous Link DRAM, Rambus DRAM e Direct Rambus DRAM. Ele descreve a metodologia de simulação usada para testar cada arquitetura e apresenta resultados preliminares sobre o tratamento de refresh e resultados finais sobre tempo de execução total, distribuição do tempo e largura de banda do barramento. A conclusão é que as melhorias na DRAM ajudaram, mas

1. A Performance Comparison of
Contemporary DRAM Architectures

2. Agenda
• Abstract
• DRAM Convencional
• Arquiteturas
• Metodologia
• Resultados Preliminares
• Resultados
• Conclusão

3. Abstract
• Motivação
• Objetivo
•Extended Data Out
• Synchronous
• Enhanced Synchronous
• Synchronous Link
• Rambus
• Direct Rambus
Arquiteturas testadas:
• Fast Page Mode

4. DRAM Convencional

5. DRAM Convencional

6. DRAM Convencional

7. DRAM Convencional

8. DRAM Convencional

9. DRAM Convencional

10. Arquiteturas: Fast Page Mode

11. Arquiteturas : Extended Data Out

12. Arquiteturas : Synchronous DRAM

13. Arquiteturas : Enhanced SDRAM e
Synchronous Link DRAM
• ESDRAM
• SLDRAM

14. Arquiteturas: Rambus DRAM

15. Arquiteturas: Direct Rambus DRAM
• Núcleo e transmissão mais rápida
• Channel
• Não intercala o barramento

16. Metodologia: Básico
• SimpleScalar tool
• Duas simulações extras:
•Transmissão pelo barramento instantânea
•Operação da memória instantânea
•Tl = Tu – Tp
•Tb = T – Tu
•To = Tp – (T-Tm)
Tp = time processing, Tl = memory latency stalls, To = overlapped mem. access
Tu = exec. time with instantaneous bandwidth, Tm = total mem. access time
Tb = memory bandwidth stalls, T = total real execution time

17. Metodologia: Arquitetura simulada
•L2 cache com 100ns, 10ns e 1ns de velocidade, escalando a velocidade da
CPU para equilibrar com a memória cache L2(Velocidade da CPU = 10x
Velocidade da L2).
• Simulated architecture:
Processor: eight-way superscalar, out of order
Caches: L1: Lockup-free split (64K/64K), 2-way set
associative with 64-byte linesizes
L2: unified 1MB, 4-way set associative with a 128-byte
linesize and write back, lockup-free, but only allows one
outstanding request at a time
• Isso representava as workstations da época(1999).

18. Metodologia: Balanceando as arquiteturas
•Número de bancos FPM e EDO = 1
•FPM1 = Pessismista
•FPM2 = Otimista
•FPM3 = Interleaved
•EDO1 = Original
•EDO2 = Interleaved

19. Resultados preliminares: Refresh Handling

20. Resultados: Tempo de execução total

21. Resultado: Performance breakdown
• FPM é o mais lento
• EDO e FPM
• SDRAM / ESDRAM
• SLDRAM e Rambus X SDRAM e
ESDRAM

22. Resultado: Canal paralelo DRAM e Bandwidth

23. Conclusão
1. Efeitos das melhorias na DRAM
2. Onde o tempo é gasto?
• Bandwidth é um problema, porém contornável. A latência DRAM é o maior
problema.
• A caixa de truques está ficando vazia.
• Precisamos encontrar um jeito de melhorar a latência:
• Outra tecnologia?
• Melhor exploração da localidade (Previsão de endereço) ?
• Mais divisões internas?
• Cache interno multilevel?
• Um tipo diferente de matrix de armazenamento?

24. The End