Experimento: Circuitos Sequenciais

1. Murilo Soares Pereira, RA: 298468
Pedro Henrique de Freitas, RA: 321443
Experimento 04
Circuitos Sequenciais
Prof. Takashi Utsonomiya
˜
Universidade Federal de Sao Carlos
S˜o Carlos - SP
a

2. Sum´rio
a
1 Resumo p. 4
2 Objetivos p. 5
3 Componentes p. 6
4 Introdu¸˜o Te´rica
ca o p. 7
4.1 Circuitos L´gicos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
o p. 7
4.1.1 Circuitos Combinat´rios . . . . . . . . . . . . . . . . . . . . . . .
o p. 7
4.1.2 Circuitos Sequenciais . . . . . . . . . . . . . . . . . . . . . . . . . p. 8
4.2 Latchs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . p. 8
4.2.1 Latch SR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . p. 9
4.2.2 Latch D . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . p. 11
4.3 Flip-Flops . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . p. 13
4.3.1 Flip-Flop D . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . p. 13
4.3.2 Flip-Flop JK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . p. 14
4.3.3 Flip-Flop T . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . p. 15
5 Procedimento Experimental p. 16
5.1 Circuito SR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . p. 16
5.2 Circuito D . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . p. 17

3. 5.3 Circuito AB . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . p. 18
5.4 Circuito SR com pulso . . . . . . . . . . . . . . . . . . . . . . . . . . . . p. 19
5.5 Circuito D com pulso . . . . . . . . . . . . . . . . . . . . . . . . . . . . . p. 21
5.6 Circuito AB com pulso . . . . . . . . . . . . . . . . . . . . . . . . . . . . p. 21
5.7 Circuito AB com pulso e controle dos estados iniciais . . . . . . . . . . . p. 22
5.8 Flip-Flop JK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . p. 24
5.9 Circuito Bin´rio . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
a p. 25
6 Tarefas p. 27
6.1 Circuito SR utilizando portas NOR . . . . . . . . . . . . . . . . . . . . . p. 27
6.2 Circuito D utilizando portas NOR . . . . . . . . . . . . . . . . . . . . . . p. 28
6.3 Circuito AB utilizando portas NOR . . . . . . . . . . . . . . . . . . . . . p. 29
6.4 Circuitos SR com pulso, D com pulso e AB com pulso utilizando portas
NOR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . p. 30
6.4.1 Circuito SR com pulso utilizando portas NOR . . . . . . . . . . . p. 30
6.4.2 Circuito AB com pulso utilizando portas NOR . . . . . . . . . . . p. 31
6.4.3 Circuito D com pulso utilizando portas NOR . . . . . . . . . . . . p. 32
7 Conclus˜es
o p. 33
8 Bibliografia p. 34

4. 4
1 Resumo
No quarto experimento da disciplina de Laborat´rio de Circuitos Digitais, analisamos
o
e implementamos os circuitos seq¨enciais, utilizando portas l´gicas NAND, AND e NOT.
u o
Foi analisado, tamb´m, o comportamento do flip-flop JK, em especial.
e

5. 5
2 Objetivos
O quarto experimento da disciplina de Laborat´rio de Circuitos Digitais teve como
o
objetivo analisar o comportamento de circuitos seq¨enciais, capazes de armazenar infor-
u
ma¸oes l´gicas at´ o momento que desejarmos. Uma das maneiras de implementarmos
c˜ o e
tais circuitos s˜o atrav´s da constru¸˜o de m´quinas de estado, que veremos durante este
a e ca a
relat´rio.
o

6. 6
3 Componentes
• Prot-o-board
• Circuitos integrados
– 74LS00 (porta NAND, 2 entradas)
– 74LS10 (porta NAND, 3 entradas)
– 74LS04 (porta NOT)
– 74LS107 (circuito Flip-Flop, tipo JK)
• Fios
• Alicate
• Mult´
ımetro
• Oscilosc´pio
o
• Gerador de frequˆncias
e
• Fonte de alimenta¸ao
c˜

7. 7
4 Introdu¸˜o Te´rica
ca o
4.1 Circuitos L´gicos
o
Os circuitos l´gicos, como sabemos, podem ser de dois tipos: combinacionais e seq¨en-
o u
ciais.
S˜o constitu´
a ıdos por portas que admitem uma ou v´rias entradas, cada uma delas
a
podendo assumir o valor booleano 0 ou 1. Geralmente, os circuitos tˆm uma sa´
e ıda, que ´
e
fun¸˜o das entradas. As portas utilizadas nos circuitos dependem da tecnologia (Exemplo:
ca
trans´
ıstores), por´m correspondem normalmente as opera¸˜es l´gicas AND, OR, NOT,
e ` co o
NAND, NOR. As portas s˜o combinadas em circuitos, conectando eletricamente as sa´
a ıdas
de algumas portas as entradas de outras.
`
4.1.1 Circuitos Combinat´rios
o
Neste tipo de circuito, a sa´ depende apenas de uma combina¸˜o das entradas. Esses
ıda ca
cicuitos seguem a l´gica combinacional e utiliza a ´lgebra booleana como ferramenta. Uma
o a
representa¸ao de um modelo gen´rico pode ser visto na figura 4.1:
c˜ e
Figura 4.1: Modelo de circuito combinacional

8. 8
4.1.2 Circuitos Sequenciais
Trata-se de um circuito caracterizado por uma re-alimenta¸ao da sa´ para a entrada
c˜ ıda
(o que o diferencia de um circuito combinacional), denominada estado interno, cuja prin-
cipal caracter´
ıstica ´ fazer com que as sa´
e ıdas sejam dependentes das entradas atuais e
de estados ocorridos anteriormente. Na figura 4.2 podemos ver o funcionamento de tal
circuito:
Figura 4.2: Modelo de circuito sequencial
4.2 Latchs
A forma mais b´sica de implementar-se um circuito l´gico de mem´ria ´ conhecida como
a o o e
latch, que significa, em portuguˆs, trinco, ferrolho. Sua arquitetura ´ composta de duas
e e
portas l´gicas inversoras, possuindo duas saidas: a vari´vel l´gica Q e o seu complemento
o a o
l´gico.
o

9. 9
Figura 4.3: Modelo de latch
Tendo em vista a figura 4.3, note que se imposto n´
ıvel l´gico alto (1) em Q, seu
o
complemento ir´ para o n´ l´gico baixo (0). Esse estado (Q = 0) permanecer´ at´ que
a ıvel o a e
seja imposto n´
ıvel l´gico baixo a Q. Evidentemente, o latch s´ consegue armazenar um
o ` o
unico bit. Caso seja necess´rio armazenar uma palavra de mais de um bit, ser´ necess´rio
´ a a a
um latch para cada bit (por exemplo, uma palavra de 32 bits precisar´ de um dispositivo
a
de mem´ria de 32 latchs para ser armazenada). Um latch, portanto, ´ um elemento b´sico
o e a
de mem´ria que opera sob n´
o ıveis de sinal (isto ´, ativo quando o sinal ´ 1 ou 0).
e e
4.2.1 Latch SR
Pode-se tamb´m, construir um latch com outras portas l´gicas (OR e AND), e n˜o
e o a
obstante, disponibilizar entradas para o latch. Um latch constru´ dessa forma ´ chamado
ıdo e
Latch SR.

10. 10
Figura 4.4: Implementa¸˜o do latch SR utilizando portas NAND
ca
Note que este latch SR possui duas portas NAND entrela¸adas com duas entradas, S e
c
R. Possui tamb´m duas sa´
e ıdas, uma denominada Q, e a outra sendo o complemento de Q.
Independentemente dos valores l´gicos atribu´
o ıdos a S e a R, estas vari´veis s˜o referˆncias
` ` a a e
aos valores da vari´vel de estado do latch SR. Em primeiro lugar, especifica-se o estado do
a
latch SR atrav´s do par Q e seu complemento:
e
Estado SET : Q = 1, Q = 0
Estado RESET : Q = 0, Q = 1
´
E claro que a escolha adequada das entradas poder´ produzir um dos dois estados, de
a
acordo com a tabela caracter´
ıstica vista acima. Note que o estado SET ´ alcan¸ado pela
e c
combina¸˜o S = 0 e R = 1. O estado RESET por S = 1 e R = 0. J´ na combina¸ao S
ca a c˜
= 1 e R = 1, o estado atual ´ mantido. Finalmente, a combina¸ao S = 0 e R = 0, n˜o ´
e c˜ a e
utilizada pelo simples fato de produzir um estado indefinido, da´ o uso do s´
ı ımbolo ? ou -.
Note que a diferen¸a entre as duas implementa¸˜es est´ na combina¸ao SR que leva
c co a c˜
´
ao estado indefinido. E claro que o aparecimento de estado indefinido representa uma
desvantagem dos Latches-SR. Um avan¸o poss´ na dire¸˜o da elimina¸ao desse problema
c ıvel ca c˜
´ a inclus˜o de um terceira entrada de controle, C. Seu diagrama l´gico ´ dado pela figura
e a o e
4.5, e sua respectiva tabela caracter´
ıstica ´ dado pela tabela TODO:
e

11. 11
Figura 4.5: Implementa¸˜o do latch SR com entrada de controle
ca
C S R Pr´ximo estado
o
0 X X
Mant´m o estado atual
e
1 0 0
1 0 1 0
1 1 0 1
1 1 1 Proibido
Tabela 4.1: Tabela caracter´
ıstica para a figura 4.5
Esta entrada de controle ”habilita”o latch; sendo usada para restringir entradas que
possam afetar o seu estado.
4.2.2 Latch D
O latch-SR possui uma s´ria desvantagem: seu estado indefinido, que n˜o pode ser uti-
e a
lizado. Mas possui tamb´m uma vantagem: com o entrada de controle, n˜o h´ necessidade
e a a
de fazer-se uma combina¸˜o de S e R para manter-se o atual estado. Porisso, necessita-se
ca

12. 12
apenas da entrada de controle, C, e de mais uma unica entrada, a qual chamaremos de D.
´
A esta nova configura¸ao daremos o nome de latch tipo D.
c˜
Figura 4.6: Implementa¸˜o do latch D utilizando portas NAND
ca
C D Pr´ximo estado
o
0 X Mant´m o estado atual
e
1 0 0
1 1 1
Tabela 4.2: Tabela caracter´
ıstica para a figura 4.6
Observe que a entrada D substitui, com vantagem, as duas anteriores, S e R. Primeiro
porque ´ mantido o estado atual pela desabilita¸ao do latch via entrada de controle, ou seja,
e c˜
impondo C = 0; e depois, pela elimina¸ao do estado indefinido, pelo fato de n˜o ser mais
c˜ a
permitida a combina¸˜o S = R = 1, pela inclus˜o de um inversor. Mas h´, tamb´m, uma
ca a a e
desvantagem. Enquanto a entrada de controle ´ mantida alta, e se houver uma flutua¸˜o
e ca
no sinal D, a sa´ Q, do Latch D, tamb´m flutuar´, eventualmente mudando de estado.
ıda e a
Significa que o estado do latch D, portanto, n˜o ´ sempre est´vel.
a e a

13. 13
4.3 Flip-Flops
Qualquer dispositivo ou circuito que tem dois estados ´ dito biest´vel. Por exemplo,
e a
uma chave de alavanca tem dois estados est´veis. Ela est´ ou aberta ou fechada, depen-
a a
dendo da posi¸ao da alavanca. A chave tamb´m ´ dita como tendo mem´ria, visto que ela
c˜ e e o
permanecer´ em um estado definido at´ que algu´m muda a posi¸ao da alavanca.
a e e c˜
Um flip-flop ´ um circuito eletrˆnico biest´vel (dois estados est´veis), isto ´, sua sa´ ´
e o a a e ıda e
0 ou +5V. O flip-flop tamb´m tem mem´ria, visto que sua sa´ permanecer´ em um estado
e o ıda a
definido at´ que algo ocorra para mud´-lo. Como tal, o flip-flop pode ser considerado um
e a
dispositivo de mem´ria de 1 bit. Por exemplo, quando o flip-flop tem sua sa´ estabelecida
o ıda
em 0V, ele pode ser considerado como armazenando um sinal l´gico 0, e quando sua sa´
o ıda
´ estabelecida em +5V, como armazenando um sinal l´gico 1.
e o
Um flip-flop tipicamente inclui zero, um ou dois sinais de entrada, um sinal de clock,
e um sinal de sa´
ıda, apesar de muitos flip-flops comerciais proverem adicionalmente o
complemento do sinal de sa´
ıda. Alguns flip-flops tamb´m incluem um sinal da entrada
e
clear, que limpa a sa´ atual. Como s˜o implementados na forma de circuitos integrados,
ıda a
eles tamb´m necessitam de conex˜es de alimenta¸ao. A pulsa¸˜o ou mudan¸a no sinal do
e o c˜ ca c
clock faz com que o flip-flop mude ou retenha seu sinal de sa´
ıda, baseado nos valores dos
sinais de entrada e na equa¸ao carecter´
c˜ ıstica do flip-flop.
4.3.1 Flip-Flop D
O D vem da palavra dados, ´ o tipo de flip-flop mais utilizado. Possui uma arquitetura
e
simples com uma entrada D e um CLOCK. Este flip-flop ´ resultado de dois latches D
e
ligados de forma sequencial, onde suas entradas enable s˜o complementares. No flip-flop
a
tipo D, o que interessa ´ a transi¸˜o negativa, e sempre que esta ocorre a sa´ ´ atualizada.
e ca ıda e

14. 14
Figura 4.7: Modelo de flip-flop D montado com portas NAND
4.3.2 Flip-Flop JK
´
E uma varia¸˜o do latch SR s´
ca ıncrono, ao qual foi inclu´ uma nova realimenta¸˜o das
ıda ca
sa´
ıdas Q e Q, as portas l´gicas de entrada. Neste caso J executa a fun¸ao set e K a de reset.
o c˜
O que diferencia o flip-flop JK do latch SR ´ quando as entradas J e K forem iguais a 1,
e
ap´s o sinal de clock a sa´ tem seu valor alterado. O flip-flop JK master-slave ´ formado
o ıda e
por dois latches denominados master (mestre) e slave (escravo), que se comunicam atrav´s
e
das portas de entrada e sa´
ıda. Tem as seguintes caracter´
ısticas:
• est´ livre do problema de oscila¸ao
a c˜
• as sa´
ıdas s´ se atualizam na decida do pulso do clock, sendo por isso chamados de
o
sens´ a borda de descida ou transi¸ao negativa
ıvel ` c˜
• para transform´-lo em um flip-flop sens´ a borda de subida ou transi¸˜o positiva,
a ıvel ` ca
basta acrescentar um inversor na entrada de clock

15. 15
Figura 4.8: Modelo de flip-flop JK montado com portas NAND
4.3.3 Flip-Flop T
Os flip-flops do tipo T s˜o variantes diretas dos flip-flops JK e tˆm a caracter´
a e ıstica de:
se T = 0, ent˜o J = 0 e K = 0, com isso as sa´
a ıdas do flip-flop n˜o se alteram e se T = 1,
a
ent˜o J = 1 e K = 1, portanto as sa´
a ıdas futuras ser˜o o complemento das atuais.
a

16. 16
5 Procedimento Experimental
Nesse experimento foram constru´
ıdos circuitos sequenciais utilizando portas NOT,
NAND e AND al´m de serem analizados os comportamentos do flip-flop JK.
e
5.1 Circuito SR
Utilizando circuito integrado de portas NAND (74LS00) montamos um circuito se-
quencial conhecido como SR (Set-Reset) que possui duas entradas e duas sa´
ıdas como
representado a seguir:
Figura 5.1: circuito SET-RESET
Como observado na figura, o valor de sa´ verificado depender´ tanto das entradas
ıda a
dadas como dos valores de sa´
ıdas anteriores. Sua tabela verdade pode ser constru´ da
ıda
seguinte forma:

17. 17
R S Q ¯
Q Resultado
0 0 Q0 ¯
Q0 Mant´m estado inicial
e
0 1 1 0
Complementa
1 0 0 1
1 1 - - Proibido
Tabela 5.1: Tabela caracter´
ıstica para o circuito SR
Analisando a tabela exibida, conclu´
ımos que o circuito SR assume em Q o valor deter-
minado pela entrada set, quando essa difere da entrada reset, e quando iguais, o circuito
e ¯
mant´m o valor inicial de Q e Q (para o caso de baixo pulso) e assume uma configura¸aoc˜
a ¯
proibida quando as entradas est˜o ambas em estado alto (Q e Q assumem o valor 1 que ´
e
l´gicamente “imposs´
o ıvel” e portanto este tipo de entrada no dispositivo ´ ignorado).
e
5.2 Circuito D
O circuito D implementado em seguida nada mais ´ do que uma unifica¸˜o das entradas
e ca
do circuito SR de forma que s´ s˜o considerados, efetivamente, as entradas v´lidas para
o a a
modifica¸˜o das sa´
ca ıdas, tais como R = 1, S = 0 ou vice-versa. Seu circuito ´ representado
e
da seguinte maneira:

18. 18
Figura 5.2: circuito D
Como observado acima, o circuito ´ extremamente semelhante ao SR, por´m as entradas
e e
se restringem as entradas distintas.
`
¯ ¯
D Q Q
0 0 1
1 1 0
Tabela 5.2: Tabela-verdade para o circuito D
5.3 Circuito AB
Uma vez tendo elaborado o circuito SR, se unirmos esse com outro circuito SR obtemos
um circuito AB.

19. 19
Figura 5.3: circuito AB
A B Q ¯
Q Resultado
0 0 Q0 ¯
Q Mant´m estado
e
0 1 0 1
Copia
1 1 0 1
1 1 - - Proibido
Tabela 5.3: Tabela-verdade para o circuito AB
5.4 Circuito SR com pulso
A partir do circuito AB podemos, pela adici¸ao de uma vari´vel de controle (pulso/clock)
c˜ a
conectado junto com as entradas A e B, construir um circuito SR s´
ıncrono. Como mostrado
na figura:

20. 20
Figura 5.4: circuito SR com pulso
Nesta figura vemos a presen¸a de um gerador de pulso (C) conectado junto com as
c
entradas A e B. O valor de sa´ e absolutamente dependente do valor do pulso dado
ıda
de forma que o circuito ´ considerado ou n˜o dependendo do caso. Seu comportamento
e a
portanto pode ser representado pela seguinte tabela:
Pulso S R Q ¯
Q Resultado
0 0 Q ¯
Q
0 1 Q ¯
Q
Inalterado
1 0 Q ¯
Q
1 1 Q ¯
Q
0 0 Q0 ¯
Q0 Mant´m estado inicial
e
0 1 0 1
Copia
1 0 1 0
1 1 - - Proibido
Tabela 5.4: Tabela-verdade para o circuito SR com pulso

21. 21
5.5 Circuito D com pulso
Analogamente ao circuito acima, ´ poss´ contruir um circuito D com uma vari´vel
e ıvel a
de controle (pulso) acoplada, como representado no esquema a seguir:
Figura 5.5: circuito D com pulso
¯
Pulso D Q Q Resultado
¯
0 Q Q
Mant´m estado anterior
e
1 ¯
Q Q
0 0 1
Copia
1 1 0
Tabela 5.5: Tabela-verdade para o circuito D com pulso
5.6 Circuito AB com pulso
Analogamente, introduziremos pulso no circuito AB produzindo o esquem a seguir:

22. 22
Figura 5.6: circuito AB com pulso
¯
Pulso A B Q Q Resultado
¯
0 0 Q Q
0 1 ¯
Q Q
Inalterado
1 0 ¯
Q Q
1 1 ¯
Q Q
0 0 1 0 Mant´m estado anterior
e
0 1 0 1
Copia
1 0 1 0
1 1 - - Proibido
Tabela 5.6: Tabela-verdade para o circuito AB com pulso
5.7 Circuito AB com pulso e controle dos estados ini-
ciais
´
E imposs´ se ter controle de qual valor estar´ armazenado inicialmente em um cir-
ıvel a
cuito AB convencional, e ´ por isso que existe o controle de estados iniciais que ´ composto
e e
de duas novas entradas definidas como UM e LIMPA com as quais ´ poss´ for¸ar valores
e ıvel c

23. 23
¯
iniciais em Q e portanto Q. O esquema de tal circuito ´ representado a seguir:
e
Figura 5.7: circuito AB com pulso e controle dos estados iniciais
LIMPA UM Pulso A B Q ¯
Q Resultado
0 0 X X 1 1 N˜o interessa
a
0 1 X X 0 1 Seta valor inicial em 0
1 0 X X 1 0 Seta valor inicial em 1
1 1 X X Q ¯
Q Inalterado
1 1 0 0 ¯
Q0 Q0 Mant´m estado inicial
e
1 1 0 1 0 1
Complementa estado anterior
1 1 1 0 1 0
1 1 1 1 - - Proibido
Tabela 5.7: Tabela-verdade para o circuito AB com pulso e controle dos estados iniciais

24. 24
5.8 Flip-Flop JK
Muitas vezes ´ preciso for¸ar um flip-flop a assumir um determinado estado indepen-
e c
dentemente dos valores de suas entradas (por exemplo ao se ligar o dispositivo), isto ´
e
poss´ com a adi¸ao da entrada LIMPA como mostrado no esquema abaixo:
ıvel c˜
Figura 5.8: Flip-flop JK
O flip-flop JK funciona como um SR mas com a vantagem de eliminar o caso de estado
indeterminado ou proibido (quando ambas as entradas est˜o em estado alto) acrescentando,
a
e c˜ a ¯
al´m das fun¸oes set e reset, a comutabilidade na qual s˜o invertido os valores de Q e Q.
O comportamento do Flip-Flop JK ´ representado na tabela abaixo:
e

25. 25
J K Pulso Q ¯
Q Resultado
0 0 Q0 ¯
Q0 Mant´m estado anterior
e
0 1 0 1
Copia
1 0 1 0
1 1 ¯
Q0 Q0 Inverte estado anterior
Tabela 5.8: Tabela-verdade para o circuito flip-flop JK
5.9 Circuito Bin´rio
a
Analisamos o circuito abaixo utilizando o gerador de freq¨encias e um oscilosc´pio:
u o
Figura 5.9: Circuito analisado no oscilosc´pio
o
No canal 1 (CH 1) do oscilosc´pio, ligamos o circuito integrado, enquanto o freq¨enc´
o u ı-
metro foi ligado no canal 2 (CH 2). Ajustamos, ent˜o, a freq¨ˆncia para 1000 Hz. Ana-
a ue
lisando as ondas no oscilosc´pio, percebemos que o per´
o ıodo da onda do cicuito integrado
era o dobro do per´
ıodo de onda do freq¨enc´
u ımetro. Em outras palavras:

26. 26
TCI = 2T f requencimetro
Ou seja, a freq¨ˆncia de onda do circuito integrado era de 1000/2 = 500 Hz, uma vez
ue
que T = 1/f, e ffreq = 1000 Hz.

27. 27
6 Tarefas
6.1 Circuito SR utilizando portas NOR
Outra implementa¸ao do circuito SR com duas entradas com portas l´gicas NOR:
c˜ o
Figura 6.1: Circuito SR modelado com portas NOR
S R Q Pr´ximo estado
o
0 0 - Estado n˜o usado
a
0 1 1 Estado SET
1 0 0 Estado RESET
1 1 Qt Mant´m o estado atual
e
Tabela 6.1: Tabela-verdade para o circuito SR modelado com portas NOR

28. 28
6.2 Circuito D utilizando portas NOR
O circuito D com portas NOR possui o mesmo resultado do circuito com portas NAND,
as duas possuem o mesmo resultado de sa´ (invers˜o do sinal de entrada). A unica
ıda a ´
diferen¸a ´ que a entrada n˜o possui seu sinal negado, diferentemente da implementa¸˜o
c e a ca
do circuito com portas l´gicas NAND.
o
Figura 6.2: Circuito D modelado com portas NOR
¯
D Q Q
1 0 1
0 1 0
Tabela 6.2: Tabela-verdade para o circuito D modelado com portas NOR

29. 29
6.3 Circuito AB utilizando portas NOR
Figura 6.3: Circuito AB modelado com portas NOR
¯ ¯
A B Q ¯
Q Resultado
0 0 - - Proibido
0 1 1 0
Copia
1 0 0 1
1 1 Q0 ¯
Q0 Mant´m estado anterior
e
Tabela 6.3: Tabela-verdade para o circuito AB modelado com portas NOR

30. 30
6.4 Circuitos SR com pulso, D com pulso e AB com
pulso utilizando portas NOR
6.4.1 Circuito SR com pulso utilizando portas NOR
Para construirmos o circuito SR com pulso utilizando portas NOR, basta pegarmos o
circuito SR implementado com portas NOR e adicionar o circuito de pulso, caracterizando
o diagrama esquem´tico a seguir:
a
Figura 6.4: Circuito SR com pulso utilizando portas NOR
Pulso SET RESET Q ¯
Q Resultado
0 0 Q ¯
Q
0 1 Q ¯
Q
Inalterado
1 0 Q ¯
Q
1 1 Q ¯
Q
0 0 Q0 ¯
Q0 Mant´m estado anterior
e
0 1 0 1
Copia
1 0 1 0
1 1 - - Proibido
Tabela 6.4: Tabela-verdade para o circuito SR com pulso utilizando portas NOR

31. 31
6.4.2 Circuito AB com pulso utilizando portas NOR
Figura 6.5: Circuito AB com pulso utilizando portas NOR
¯ ¯ ¯
Pulso A B Q Q Resultado
¯
0 0 Q Q
0 1 ¯
Q Q
Inalterado
1 0 ¯
Q Q
1 1 ¯
Q Q
0 0 1 0 Mant´m estado anterior
e
0 1 0 1
Copia
1 0 1 0
1 1 - - Proibido
Tabela 6.5: Tabela-verdade para o circuito AB com pulso utilizando portas NOR

32. 32
6.4.3 Circuito D com pulso utilizando portas NOR
Figura 6.6: Circuito D com pulso utilizando portas NOR
¯
Pulso D Q Q Resultado
¯
0 Q Q Mant´m estado anterior
e
1 1 0
Copia
0 0 1
Tabela 6.6: Tabela-verdade para o circuito D com pulso utilizando portas NOR

33. 33
7 Conclus˜es
o
A partir do experimento realizado, pudemos compreender o funcionamento dos flip-
flops, suas aplica¸˜es e suas limita¸oes. Tamb´m conclu´
co c˜ e ımos que os flip-flops, por terem essa
capacidade de armazenar uma ´
ınfima mem´ria ao executar a comuta¸˜o de estados, podem
o ca
ser considerados os “ancestrais” das mem´rias utilizadas hoje em dia em calculadoras,
o
computadores e eletrˆnicos em geral. Isso porque, atualmente, o uso desse componente
o
tornou-se ultrapassado pelas novas tecnologias com um armazenamento de informa¸˜es
co
muito maior e mais eficiente.

34. 34
8 Bibliografia
• MALVINO e LEACH. Eletrˆnica Digital: Princ´
o ıpios e Aplica¸oes.
c˜
• TOCCI, WIDMER E MOSS. Sistemas Digitais: Princ´
ıpios e Aplica¸˜es.
co
• www.ee.pucrs.br
• http://www.inf.ufsc.br/ine5365/circseq.html
• An´lise de Circuitos Digitais – Flip-Flops Prof. Luiz Marcelo Chiesse da Silva -
a
Cefet/PR – Corn´lio Proc´pio.
e o
• PUCRS – Faculdade de Engenharia El´trica – Departamento de Engenharia El´trica
e e
– Eletrˆnica Digital Cap. VII – F.C.C. De Castro.
o