Memoria I I

Sistemas de Memoria (II) Cecilia Hernández

Algunas preguntas Alternativas de diseño ,[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object]

Reemplazo de bloque ,[object Object],[object Object],[object Object],[object Object],[object Object],[object Object]

Elección de la línea a reemplazar ,[object Object],[object Object],[object Object],[object Object],[object Object],Asociatividad 2-way 4-way 8-way Ejemplo: Tasas de fallo medidas en un benchmark 1.12% 1.12% 1.13% 1.13% 1.17% 1.15% 256KB 1.5% 1.4% 1.7% 1.5% 2.0% 1.9% 64KB 5.0% 4.4% 5.3% 4.7% 5.7% 5.2% 16KB Random LRU Random LRU Random LRU Tamaño

Estrategia de escritura ,[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object]

Buffer de escritura para write-through ,[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],CPU Cache Buffer de escritura DRAM

Política ante fallo de escritura ,[object Object],[object Object],[object Object],[object Object],[object Object],[object Object]

Mejoras al desempeño ,[object Object],[object Object],[object Object],[object Object],Desempeño dado por Tiempo Promedio de Acceso a Memoria En inglés Average Memory Access Time AMAT = tasa de aciertos*tiempo de acierto + (1- tasa de fallos)*penalidad de fallo AMAT = (1 - tasa de fallos) * tiempo de acierto + tasa de fallos * penalidad de fallo

Mejoras al desempeño ,[object Object],[object Object],[object Object],[object Object],Desempeño dado por Tiempo Promedio de Acceso a Memoria En inglés Average Memory Access Time AMAT = tasa de aciertos*tiempo de acierto + (1- tasa de fallos)*penalidad de fallo AMAT = (1 - tasa de fallos ) * tiempo de acierto + tasa de fallos * penalidad de fallo

Reducir tasa de fallos (I) ,[object Object],[object Object],[object Object],Tamaño de bloque (bytes) Tasa de Fallos 0% 5% 10% 15% 20% 25% 16 32 64 128 256 1K 4K 16K 64K 256K

Reducir tasa de fallos (II) ,[object Object],[object Object],[object Object],[object Object],Conflict Cache Size (KB) Miss Rate per Type 0 0.02 0.04 0.06 0.08 0.1 0.12 0.14 1 2 4 8 16 32 64 128 1-way 2-way 4-way 8-way Capacity Compulsory

Reducir tasa de fallos (III) ,[object Object],[object Object],[object Object],[object Object],[object Object],Al siguiente nivel de jerarquía Datos Tags Tag + comp Tag + comp Tag + comp Tag + comp Línea datos Línea datos Línea datos Línea datos

Operación con Cache Víctima ,[object Object],[object Object],[object Object],[object Object]

Cache víctima Fallo en L1 Fallo CV CPU dirección b DRAM Cache CV (1) Fallo L1 (2) Fallo CV

Cache víctima Fallo en L1 Fallo CV CPU dirección b DRAM m Cache CV (3) Acierto DRAM Dato en bloque m

Cache víctima Fallo en L1 Fallo CV CPU dirección m DRAM m Cache CV (4) Copia bloque m En donde estaba b Y b en cache CV b

Cache víctima Fallo en L1, Acierto en CV CPU dirección b DRAM Cache CV Acierto En CV (2) Fallo en L1 (1) v

Reducir tasa de fallos (IV) ,[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object]

Reducir penalidad de fallos (I) ,[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object]

Reducir penalidad de fallo (II) ,[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object]

Reducir tiempo de acierto ,[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object]

Arquitectura Harvard versus unificada ,[object Object],[object Object],[object Object],[object Object],[object Object],CPU I-Cache L1 CPU Cache L1 Unificada Cache L2 Unificada D-Cache L1 Cache L2 Unificada Unificada Arquitectura Harvard AMAT = [AMAT fetch + 0.33*AMAT datos ]/1.33 AMAT (Harvard) = [(0.9936*1 + 0.0064*50) + 0.33*(0.9353*1 + 0.0647*50)]/1.33 AMAT (Harvard) = 2.022 ciclos AMAT (Unificada) = [(0.9801*1 + 0.0199*50) + 0.33*(1 + 0.9801*1 + 0.0199*50)]/1.33 AMAT (Harvard) = 2.223 ciclos

Limitaciones de memoria principal ,[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object]

Memoria virtual ,[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object]

Memoria Virtual ,[object Object],[object Object],Espacio físico de direcciones Espacio virtual de direcciones Disco Control Datapath Memoria Secundaria (Disco) Procesador Registros Memoria Principal (DRAM) Cache L2 Datos, Inst. ~1 ~10,000,000 Velocidad (ciclos): ~1-5 ~100 ~100- 1000 40-400G Tamaño (bytes): ~32K ~512M-4G Cache L1 Inst Cache L1 Datos ~5-12 ~32K

Ventajas de memoria virtual ,[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object]

Memoria virtual versus cache ,[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object]

Implementación de Memoria Virtual ,[object Object],[object Object],[object Object],[object Object],Espacio físico de direcciones Espacio virtual de direcciones Disco página Marco página

Tabla de páginas ,[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],Página virtual offset V Marco/Bloque M Prot. Dir. Virtual Tabla Pág. Dir. Base V Prot. Marco Pág. Virtual offset 10 Marco real offset 10 Dir. Física

Costo de traducción de un nivel ,[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object]

Ilustración con tablas de páginas Programa A Programa B Memoria física V.p.0 V.p.0 V.p.1 V.p.1 V.p.2 V.p.2 V.p.3 V.p.n V.p.q Frame 0 Frame 1 Frame 2 Frame m 1 1 0 1 2 m 0 Tabla página Programa A Bit válido Tabla Página Programa B 0 1 1 1 0

Traducción de dos niveles ,[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],Dirección virtual de 32 bits 4 bytes 4 bytes 4KB Tabla N1 Tablas N2 Páginas memoria Índice PTE1 offset Índice PTE2 10 10 12 Tabla Nivel 1: 1K PTE Espacio total Tabla N1: 4KB Tabla Nivel 2: 1K PTE  4KB Espacio total Tabla N2: 1K * 4KB = 4MB

Desventajas Tablas de Páginas ,[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object]

Tabla de páginas invertida ,[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],Pag. V Tabla hash Pág. Virtual = Marco, etc Acierto/fallo Tabla de páginas invertida

Tiempo de traducción de direcciones ,[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],CPU MMU Cache Mem. Principal VA PA miss hit dato

TLB ,[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],TLB Tabla Pág marco p.v. Dir. física Espacio físico de direcciones Espacio virtual de direcciones Disco 2 2 0 5 2 0 1 3 Dir. virtual p.v. off marco off

Cache en espacio de direcciones reales ,[object Object],[object Object],[object Object],[object Object],[object Object],TLB Cache 1K líneas 10 2 00 4 bytes índice 1 K Pág. virtual offset 20 búsqueda asociativa 64 Hit/ Miss Tag Dato = marco Cache directo, bloque de 4 bytes Hit / Miss

TLB Offset Número página virtual tag Número marco v d prot Copia de PTE Dirección De CPU Offset

Cache en espacio virtual de direcciones datos CPU MMU Cache Memoria principal P.V. hit Marco ,[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object]

Segmentación ,[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],[object Object],código datos stack constantes Espacio de memoria plano Espacio de memoria segmentado Sólo ejecución Lectura/escritura Sólo lectura Lectura/escritura

Implementación de segmentación ,[object Object]

Protecciones de segmento ,[object Object],[object Object]

Segmentación + paginación ,[object Object]

Links ,[object Object],[object Object]

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