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Semelhante a PFI Seminar 2010/01/21
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PFI Seminar 2010/01/21
- 1. ソフトウェアエンジニアのための ハードウェアの知識 2010/1/21 西川 徹 株式会社Preferred Infrastructure 1
- 2. 目次 Part.1 イントロダクション Part.2 コンピュータのインターフェイス Part.3 PCIバスの進化 2
- 3. Part.1 イントロダクション 3
- 5. 私とハードウェアの関わり その後はPFIを立ち上げ、検索エンジンを 作る 検索エンジンは大規模で高速なことが要 求される １台のマシンでより速く 速いエンジンをたくさんつなげたらもっと速く！ 直接ハードウェアを作らなくとも、ハードウ ェアのことを深く考えないといけない ISAレベル、マイクロアーキテクチャレベルだけでなく 、システムアーキテクチャのレベルでも。 5
- 9. CPU実験の面白さ いかに速く動作するCPUを作るか スーパースカラーを作った人たちもいる CPUを作る難しさは、機能的な設計だけ でなく、さまざまな難しさが絡み合っている 回路内部のタイミングの問題 外部デバイスとの入出力インターフェイス などなど 9
- 11. Part.2 コンピュータのインターフェイス 11
- 12. たくさんのインターフェイス PCIバス，SATAイ ンターフェイスなど 、さまざまなインタ ーフェイスがマザ ーボード上に実装 されている もうちょっとわかり やすくみてみる ブロック図 12
- 13. ブロック図の例 プロセッサ メモリ・コントロール・ グラフィックス DDR SDRAM ハブ AGP PCIスロット IDE CD HDD PCIバス USB I/Oコントロール・ハブ IEEE AC’97 SCSI 1394 Ethernet ブート ROM 13
- 14. インターフェイス・インターコネクトの種類 拡張バス ISA,PCI,PCI-X,PCI-Express,PCMCIA,CardBus ストレージとの接続 IDE,SCSI,SATA,SAS ネットワーク Ethernet,InfiniBand 周辺機器との接続 USB,IEEE1394,パラレルポート,シリアルポート,PS/2 画像入力・表示 VGA,DVI,HDMI,ディスプレイポート 14
- 15. 拡張バス PCI-Expressグラフィックスカードの例 a PCI-Express graphics board by Gigabyte wihth an NVIDIA chpiset (Geforce 6200TC) picture taken on Nov 12, 2005 by Clemens PFEIFFER 15
- 16. 拡張バス PCI-Expressグラフィックカードを沢山さし た例 picture taken by Takayuki Muranushi 16
- 19. Part.3 PCIバスの進化 19
- 22. PCIバスの概要 ホストPCIブリッジ バス・アービタ デバイス1 デバイス3 デバイス2 デバイス4 CLK 22
- 23. PCIバスの概要 複数のデバイスが1つのバスにつながって いる 32bit/64bit(オプション)のパラレル・バス Device A Device A Device A 動作のタイミングはバス上のCLK信号を 基準としている アービター：どのデバイスがバスを利用で きるか制御する 23
- 25. PCIバスのアクセス例 CLK AD ADDRESS DATA-0 DATA-1 DATA-2 DATA-3 DATA-4 C/BE# BUS CMD BE#’ S-0 BE#’ S-1 BE#’ S-2 BE#’ S-3 BE#’ S-4 FRAME# IRDY# DEVSEL# TRDY# 25
- 26. AD[31:00] アドレス/データ・バス C/BE[3:0] バス・コマンド（アドレスフェーズ） メモリアクセス・I/Oアクセス・コンフィグレーションアクセス バイト・イネーブル（データフェーズ） FRAME#：バスサイクルが実行されていることを 示す IRDY#：イニシエータが転送可能状態 TRDY#：ターゲットが転送可能状態 DEVSEL#：アクセスを受けたターゲットによってア サートされる 4クロック以内にアサートされなかったらそのバスサイクルはア ボート イニシエータ：転送を制御しているデバイス 26
- 27. PCI-X バスクロックの高速化によりPCIの高速化 を図った PCI-X 2.0ではDDR/QDRによりさらなる 高速化 １クロックの間に複数のデータを送る クロック方式もソースシンクロナス方式 スプリットトランザクションへの対応 データの要求と応答を別々に扱うことができる バスを有効活用することができる 27
- 30. コモンクロック方式と ソースシンクロナス方式 コモンクロック方式 送信側・受信側で同じクロックを用いる PCI,PCI-X 1.0の方式 ソースシンクロナス方式 受信側のクロックに合わせてデータを取り込む PCI-X 2.0 30
- 34. つまり このようなモンスターGPUを沢山つなげる ことができない picture taken by Takayuki Muranushi 34
- 35. PCI Expressのアプローチ シリアル・バスでデータ伝送を行う ポイント・ツー・ポイントの伝送 パケット単位でのデータのやりとり ハードウェア的にはPCIと大きく異なるが、 ソフトウェア的な互換性を維持している 35
- 36. PCI Expressのレイヤ・アーキテクチャ ソフトウェア層 ソフトウェア層 トランザクション層 プロトコル データリンク層 シグナリング 物理層 PCI Express PCI 36
- 37. PCI Expressのレイヤ・アーキテクチャ トランザクション層 エンド・ツー・エンドでの確実な通信を保証する ソフトウェア層に対してPCI互換のサービスを提供す る データリンク層 隣接したコンポーネント間での確実な通信を保証する 物理層 物理媒体上で通信パケットを送受信する 37
- 38. PCI Expressのレイヤ・アーキテクチャ PCI Express Gen2では、このような構造 のため、物理層の変更のみで5Gbpsを実 現している 仕様の変更や拡張に対応しやすい 38
- 39. PCI Expressのレイヤアーキテクチャ データフロー ソフトウェア層 ソフトウェア層 TLP トランザクション層 トランザクション層 DLLP データリンク層 データリンク層 オーダード・セット 物理層 物理層 TLP:Transaction Layer Packet DLLP:Data Link Layer Packet 39
- 40. PCI Expressのレイヤアーキテクチャ パケットの構造 送信方向 Sequence Start Header Data ECRC LCRC END Number トランザクション層 データリンク層 物理層 40
- 41. PCI Expressのリンク PCIはマルチドロップ型（ひとつのバスに 複数のデバイスが接続される） PCI Expressはポイント・ツー・ポイント接 続 片方向の差動伝送路を２つ使用 片方向で2.5Gbps このペアをレーンと呼ぶ レーンをx2からx32まで増やすことができ る 41
- 42. PCI Expressのシステム構成 Processor Processor PCI Express GFX ルートコンプレックス DDR SDRAM スイッチ スイッチ エンド エンド エンド スイッチ ポイント ポイント ポイント エンド エンド ポイント ポイント 42
- 43. PCI Expressの物理層 信号は2.5GHzで送りだされる １レーン片方向2.5Gbps 差動シグナリング シリアル伝送 エンベデッドクロック 8b/10bエンコーディング 43
- 44. 差動シグナリング 特徴 高速伝送が可能 外来ノイズに強い ノイズの発生が少ない D+とD-の２つの信号線に同時に逆位相の 信号を伝送 受信側はD+とD-の差をみることによりデ ータの1/0を判定 44
- 45. 差動シグナリング 電圧を変化させる のには時間がかか る D+ 振幅が少ないほど 短い遷移時間で変 D- 化させられる D+,D-に共通する D+ - D- ノイズが差し引か れてゼロになる 45
- 48. エンベデッドクロック シリアル信号入力 0 0 1 0 0 1 0 0 0 1 0 クロック シリアル信号入力とクロックとの位相を比 較して、クロック信号の位相を修正する 48
- 49. 8b/10bエンコーディング エンベデッドクロックを実現するためには、 0が続いたり、1が続いたりしてはいけない 8bitの信号を、一定周期にかならず0/1の 変化が起こるように10bitにエンコーディン グする 49
- 50. 8b/10bエンコーディング Name 8bit currentRD- currentRD+ D00.0 00h 100111 0100 011000 1011 D01.0 01h 011101 0100 100010 1011 D02.0 02h 101101 0100 010010 1011 D03.0 03h 110001 1011 110001 0100 D04.0 04h 110101 0100 001010 1011 D05.0 05h 101001 1011 101001 0100 〜 D30.7 FEh 011110 0001 100001 1110 D31.7 FFh 101011 0001 010100 1110 50
- 52. 速度比較 PCI/PCI-X バス形式 クロック周波数 最大データ帯域幅 (Gバイト/秒) PCI 32 bit 33MHz 0.133 PCI 32 bit 66MHz 0.266 PCI-X 32 bit 66MHz 0.266 PCI-X 32 bit 133MHz 0.533 PCI-X 32 bit 実効266MHz 1.066 PCI-X 32 bit 実効533MHz 2.131 52
- 53. 速度比較 PCI Express 双方向での帯域幅 リンク x1 x2 x4 x8 x12 x16 X320.5 幅 最大 0.5 1 2 4 6 8 16 データ 帯域幅 (Gバイ ト/秒) 53
- 54. 参考文献 PCI関連 R.Budruk, D.Anderson and T.Shanley: PCI Express System Architecture http://www.pcisig.com/ 荒井 信隆,里見 尚志,田中 顕裕: PCI Express 入門 講座（電波新聞社） 改定新版PCIバス&PCI-Xバスの徹底研究（CQ出版 社） インターフェイスの概要 インターフェース 2009年2月号「インターフェース規格 のすぐに役立つ基礎知識」（CQ出版社） 54