Using Xilinx ISE 12.4 and Verilog HDL

1. Xilinx 設計統合環境操作の覚
え
ISE 12.4 を題材として ver3.0
論理回路設計研修
© 渡部謹二 , 小川清
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 1

2. この資料について
 論理回路研修の補助資料です
 研修以外の目的での使用はご遠慮ください
 最新の情報は Xilinx.com の資料でご確認くだ
さい
 誤り等を見つけられた場合は名古屋市工業
研究所 小川清までご連絡ください
 kaizen@wh.commufa.jp
 http://researchmap.jp/kaizen/STARC RTL 設計
スタイルガイド kinji, kaizen@wh.commufa.jp
2013/02/27 (c) watabe
/ 2

3. 目次
 設計統合環境による「プロジェクト」
管理
 ISim による模擬試験 (simulation)
 PlanAhead によるピン割り当て
 設計統合環境による回路生成
 iMPACT による回路の実装 (download)
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 3

4. 設計統合環境による
「プロジェクト」管
理
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 4

5. はじめに設計統合環境による「プロジェクト」
管理
 設計統合環境は設計の道具を統合した環境で
す
 「プロジェクト」という纏まりで構成を管理して
います。
 「プロジェクト」の管理方法について説明します
 「プロジェクト」は「フォルダ」と対応していま
す。
 うまく動いた「プロジェクト」の「フォルダ」を
複写して、基準線 (base line) は手をつけないよう
にします。 (c) watabe kinji, kaizen@wh.commufa.jp
2013/02/27 5

6. 設計統合環境の起動
設計統合環境による「プロジェクト」管理
 デスクトップ上の「 Xilinx ISE Design
Suite 12.4 」アイコンをダブルクリック
する
 「スタートボタン」から選択しても起動す
る
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 6

7. プロジェクト設計統合環境によるプロジェ
クト管理
 プロジェクトで 1 つの開発物の管理をしま
す
 Verilog HDL( 回路記述、模擬試験 (simulation)
記述 )
 UCF （回路配置配線制約記述、時間制約記述）
 回路図（回路記述） , 実装用ファイル
 プロジェクトの新規作成と既存のプロジェ
クトの開き方を示します
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 7

8. 「プロジェクト」の新規作成
設計統合環境による「プロジェクト」管理
①File->
New Project をク
リック
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 8

9. ①
Name, プロジェクトの名
前
Location, プロジェクトの
位置
Working Directory
プロジェクトを保存する
フォルダ名
を記入
②Next ボタンを押
す
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 9

10. ① 使用するデバイスの情
報を記入する（デバイス
のプリントを参考に）
② 使用する言語、ツー
ルの情報を記入する
③Next ボタンを押す
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 10

11. 既存の「プロジェクト」を開
く
設計統合環境による「プロジェクト」管理
既存のプロジェクトを開く場
合、
File->Open Project メニュー
をクリックする
ダイアログボックスでプロ
ジェクトファイルを指定すれ
ば読み込みます
古い形式のプロジェクトファ
イル（ .ise ）は、新しい形式
(.xise) に変換します（不可
逆）
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 11

12. VerilogHDL 回路記述ファイルの作成・編
集
設計統合環境による「プロジェクト」管理
 Verilog HDL は回路を記述する用途と、試
験台 (test bench) を記述する用途がありま
す
 回路記述ファイルの場合を示します
 新規にファイルを作成し「プロジェクト」に追
加する手順
 既存のファイルを「プロジェクト」に追加する
手順
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 12

13. VerilogHDL 回路記述ファイルの作成と
「プロジェクト」への追加
設計統合環境による「プロジェクト」管理
①View を
Implementation
にしておく
②Design ウインドウで右
クリック、 New Source
をクリックする
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 13

14. ① Source Type を選
② ファイル名を記入する
択する
回路設計を行う場合
は Verilog Module を
選択
③Add to project に
チェックが入っている
ことを確認
2013/02/27 Next ボタンを押す
(c) watabe kinji, kaizen@wh.commufa.jp 14

15. Next ボタンを押す（このステップをパス
する）
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 15

16. 既存ファイルの「プロジェクト」へ
の追加
設計統合環境による「プロジェクト」管理
①Design ウインドウで右ク
リック
Add Source または Add
Copy of Source をクリック
② ファイル選択ダイアロ
グで「プロジェクト」へ追
加するファイルを選択する
③ 追加されたかどうかを
Design ウインドウの階層表
示で確認する
 Add copy of source は
異なるフォルダにある
ファイルを使う場合 kinji, kaizen@wh.commufa.jp
2013/02/27 (c) watabe 16

17. VerilogHDL 回路記述ファイルの編集
設計統合環境による「プロジェクト」管理
View の選択：
回路設計の場合は
Implementation
Design ウインドウの
ファイルをダブルク
リックするとエディ
タで編集できる
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 17

18. 試験台 (verilog test fixture) の作
成・編集
設計統合環境による「プロジェクト」管理
 試験台 (verilog test fixture) 記述ファイ
ルの新規作成・編集方法を示します
 既存のファイルのプロジェクトへの追加方
法は VerilogHDL 回路記述ファイルと同じ
です
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 18

19. ①View を Simulation にする
②Design ウインドウで右クリッ
ク、
NewSource をクリック
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 19

20. ① Verilog Test Fixture を
選択
② File name ファイル名
を入力（命名規則にした
がってください。ここで
は tb_ を先頭に付加）
③ Add to Project に
チェックがあることを確
認して
Next 2013/02/27
ボタンを押す (c) watabe kinji, kaizen@wh.commufa.jp 20

21. ① テスト対象のモ
ジュール（トップモ
ジュール）を選択
②Next ボタンを押す
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 21

22. Finish ボタンを押す
 試験対象
ファイルに
応じたソー
スを自動生
成します。
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 22

23. ISim による模擬試験
(simulation)
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 23

24. はじめに ISim による模擬試験 (simulation)
 ISE シミュレータ（ ISim ）を使った模擬試
験 (simulation) について説明します
 模擬試験に当たっては回路記述と試験台
(verilog test fixture) ファイルを記述します .
test bench と言う場合もあります。
 以下の道具の使い方を示します
 信号を観測する
 模擬試験 (simulation) を制御する
 中断点 (break point) を設定する
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 24

25. シミュレータの起動
①View の Simulation を選択
②Design ウインドウの模擬
試験する試験台 (test fixture)
を選択
③Simulate Behavioal Model
をダブルクリック
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 25

26. ISim 模擬試験の様子
 メニューやアイ
コンで操作
 Waveform ウイ
ンドウで波形を
観測
 Console ウイン
ドウでコマンド
を打ち込む、
メッセージを確
認するなどでき
る
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 26

27. 信号を観測する
①Instance and Process
Name ウインドウで選択す
る
②Objects ウインドウで
見たい信号を Wave ウイ
ンドウにドラッグ＆ド
ロップ ③ 信号を追加する
信号の変化が観測されない場合は試験
しなおす（ Restart ）
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 27

28. 信号を観測する
 示された波形は以下の View ツールを使って観測する
 View ツールバーを表示
 View > Toolbars > View をクリック
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 28

29. 模擬試験 (simulation) の制御
 一気に試験をして信号を観察するほかに、段階的に試験を行う
ことができる
 View→Toolbars→ISim をクリックして Isim ツールバーを表示す
る
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 29

30. 模擬試験 (simulation) の制御
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 30

31. 模擬試験 (simulation) の制御
 Run All コマンドを発行すると模擬試験
(simulation) が終了しない場合があるので注
意
 試験台 (test fixture) に $stop などシステムタスク
をいれる
 pause,stop コマンドで模擬試験を一時停止する
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 31

32. 中断点 (break point) を設定す
る
 ソースコード行ごとに挙動を確認できる
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 32

33. Source ウインドウの行番号の右側で
ダブルクリッククリックをすると中
断点を挿入する
もう一度押すと削除
 模擬試験 (simulation) が
中断点 (break point) に
達すると一時停止する
 その後ステップ実行をつ
かい 1 行ごとの信号の推
移を確認できる
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 33

34. デバッグの様子
一時停止の状態でソース
コードのレジスタにカー
ソルを合わせるとその時
点での値を表示する
 信号波形観測だけで
なくコンソール出力
、ファイル出力など
を利用して模擬試験
を効率化しよう
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 34

35. PlanAhead によるピン割り当
て
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 35

36. はじめに PlanAhead によるピン割り当て
 UCF(user constraints file: 利用者制約
ファイル ) に回路 I/O のピン割り当て、
時間制約、配置配線制約などを記述でき
ます
 I/O のピン割り当ての方法を示します
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 36

37. UCF の作成
PlanAhead によるピン割り当て
①View を
Implementation にする
②Design ウインドウ
でトップモジュールの
ファイルを選択する
③Process ウインドウ
で
I/O Pin Plannning
(Plan Ahead) – Pre-
Synthesis
をダブルクリック
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 37

38. ピン割り当て PlanAhead によるピン割り当て
① タブを I/O Ports にす
る
② 編集したいポートを選択
する
③ タブを General にする
④ ポートに割りあてたい
ピンの番号を記入する
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 38

39. ピン割り当て PlanAhead によるピン割り当て
⑤ タブを Configure にして
ピンのバッファ設定を行な
う
I/O Standard,
Drive Strength,
Slew Type,
Pull Type
の設定ができる
ファイル保存には
File->Save Design メニュー
を
PlanAhead の終了には
File->Exit メニューを
をクリックする
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 39

40. UCF の確認
PlanAhead によるピン割り当て
ファイル保存を行な
うと最上位モジュー
ルと同じ名前の UCF
を「プロジェクト」
に追加
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 40

41. 設計統合環境による回路生成
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 41

42. はじめに設計統合環境による回路生成
 正しく VerilogHDL 回路記述し、制約条
件を記述すれば回路合成、実装、ビッ
トファイルの生成を経て FPGA に書き
込み可能なデータに変換する
 以上の工程を一括して行う方法を示します
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 42

43. プログラムファイルの生成
設計統合環境による回路生成
①Implementation を選択
② コンパイル対象のトップモ
ジュール（階層のトップ）を
選択
③Process ウインドウの
Generate Programming File
をダブルクリップ
④Console ウインドウにコ
ンパイルの進捗状況を表示
する
成功すれば
Process "Generate
Programming File"
43
completed successfully (c) watabe kinji, kaizen@wh.commufa.jp
2013/02/27

44. iMPACT による回路の書き込み
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 44

45. はじめに
iMPACT による回路の書き込み
 ビットファイルを FPGA に書き込
み (download) 手順を示します
 FPGA モード設定
 PC と FPGA 基盤の接続
 iMPACT の使い方
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 45

46. FPGA モード設定
 FPGA のコンフィグ
レーションモードピ
ンで設定
 この基盤では Slave
Serial Mode 固定
 通常の基盤であると
モードピンをスイッチ
で設定するので注意
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 46

47. PC と基盤の接続
 25 ピンパラレル
ケーブルで PC と
接続写真 FPGA 基盤を接続
する
 AC アダプタを
FPGA 基盤に接続
する
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 47

48. iMPACT の使い方
① Process ウインドウの
Generate Programming File
を展開
② Configure Device
(iMPACT) をダブルクリッ
ク
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 48

49.  エラーにより
iMPACT が設計
統合環境より起
動できない場合
スタートメニュー ->
すべてのプログラム -
>
Xilinx ISE Design
Suite 12.4 ->
ISE デザインツール
-> ツール ->
iMPACT
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 49

50. ①Boundary Scan を
ダブルクリック
② 右クリックして
Initialize Chain をク
リック
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 50

51. ① 数珠繋ぎになっているデ
バイスを表示する
※ 表示しない場合は
電源接続、 JTAG 接
続、 JTAG モード設定を確
認する
② コンフィグレーション
ファイル（書き込みファイ
ル）を聞いてくるので Yes
ボタンを押す
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 51

52.  「コンフィグ
レーションデー
タの準備」で作
成した bit ファイ
ルを選択
 Open ボタンを押
下
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 52

53. Device Programming
Properties Dialog Box
「 Pulse PROG
This instruction is supported in Spartan, Virtex®FPGAs.
When you select the Pulse PROG option, a special program instruction is sent to
the device that causes the PROG signal to be pulsed to clear the device configuration
memory prior to initiating the configuration sequence. 」
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 53

54.  SPI, BPI ROM が関係なければ No
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 54

55. 右クリックして Program を押す
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 55

56. OK ボタンを押下
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 56

57. 書き込みが成功すると
Program Suceeded と
表示する
FPGA は書き込み成功
するとそのまま動作す
る
 失敗すると Program Fail と赤く表示する。ケーブル
が緩んでいても失敗する。接続を確認して再度実行
してみる。
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 57

58. プログラム書き込み
(download) について
 PROM への書き込みは iMPACT で出来
ます
 操作は異なりますので注意してください
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 58

59. 参考事項
 回路図設計 ,IP の利用については
「 FSM 設計詳細（シリア
ル） .ppt 」で説明していますの
で参照ください
 参考
 FPGA ボードで学ぶ Verilog HDL を
使用 ( 設計統合環境は xilinx.com か
ら）
 Spartan3e データシー ds099-
2 2013/02/27 ） (c) watabe kinji, kaizen@wh.commufa.jp
（ v1.4 59

60. 履歴
 2010/9/1 ISE １２．２、 ModelSim
XE III 向けに作成
 2011/4/13 ISE12.4 向け、 ISE
Simulator 向けに改訂
 2011/4/13 2009/3/9 「コンフィグレー
ション方法 .ppt 」ファイルを一本化
 2011/4/20 PlanAhead 資料を追加
 2013/2/13 全体を見直し
2013/02/27 (c) watabe kinji, kaizen@wh.commufa.jp 60