第2回ACRi討論会 - 安藤先生ご講演資料

1. ACRi討論会 ポジショントーク
2022年5⽉25⽇
北海道⼤学 ⼤学院情報科学研究院 情報エレクトロニクス分野
集積ナノシステム研究室 (LALSIE) 助教
安藤 洸太

2. 自己紹介
p プロフィール
Ø 安藤 洸太（アンドウ・コウタ）
Ø 2016.3 北海道⼤学 ⼯学部 卒業 （学⼠（⼯学））
Ø 2018.3 同 ⼤学院情報科学研究科 修了 （修⼠（情報科学））
Ø 2021.3 東京⼯業⼤学 ⼯学院 修了 （博⼠（⼯学））
Ø 2021.4〜2022.3 東京⼯業⼤学 科学技術創成研究院 特任助教
Ø 2022.4〜 北海道⼤学 ⼤学院情報科学研究院 助教
p 研究紹介
Ø ニューラルネットワーク (NN) のエッジ推論
システムを中⼼に，ハードウェア技術と
その周辺アルゴリズムの
協調的研究に取り組んでいます
Ø BRein Memory (2017):
⼆値化NNを⽤いたニアメモリ推論LSI
Ø Dither NN (2018): 軽量NNハードウェアでの
認識精度向上とその学習アルゴリズム
1
“BRein Memory” チップ写真
×
+
量子化
A W
×
+/-
量子化
A W
“Dither NN” 演算部
誤差累算

3. SRAM
読出しレジスタ
アドレスデコーダ
p SRAMの並列性
D R A M
従来のアクセラレータ
Proc.
SRAM
Proc.
オンチップ構成
p 係数SRAM直近での軽量な演算→ 超並列化の可能性
Ø メモリ容量
F
P
1
6
⼆
値
1/16
データ
サイズ
Ø 計算資源
×
FP16乗算器:
~30k ゲート
⼆値:
XNORゲート
O (1/10k)
ワード間
⾏逐次
Word
ワード内
列並列
p ⼆値化NN [M. Courbariaux, 2016] の登場
BRein Memory: 二値化NN推論LSI
2

4. SRAM
読出しレジスタ
Addr.
Dec.
三値NNインメモリ処理モジュール
3
SRAM
Addr.
Dec.
読出しレジスタ
処理回路
処理回路
出⼒活性
(逐次)
中間層
活性
出⼒
Index
出⼒並列
⼊⼒並列
⼊⼒
Index
⼊⼒活性
(逐次)
各出⼒
への
係数
各⼊⼒
からの
係数
完全パイプライン
並列処理
⼆値化による
軽量化
NNの並列性
×
SRAMの並列性
Processing-in-Memory Module;
PIM

5. “BRein Memory” (Binary/Ternary Reconfigurable in-Memory)
4
プロセス 65nm GP
ダイサイズ 4 x 3 mm2
コアサイズ 3.9 mm2
動作周波数 400 MHz
電圧 1.0 V
消費電⼒ 0.58 W
VLSI 2017 にて発表 （北⼤、東⼯⼤︓中原研、慶應︓⿊⽥研）
テスト回路 13層全結合NN搭載可能
効率
[OPS/W]
対CPU⽐
BRein 2.6万
FPGA 33
GPU 9
CPU 1

6. 派生構想 〜 二次元再構成アレイ
5
縦列接続
→「深い」NN（多層）
分岐・統合接続
→「広い」NN（多Ch）
環状接続
→再帰NN
NN層数，層サイズ，トポロジに対する再構成可能アレイ……︖
スイッチブロック

7. Dither NN: 量子化NNとリファレンスFPGA実装評価
p ディザ
Ø 信号処理（画像処理）で多⽤
Ø 階調表現を保って量⼦化
Ø 例:
6
p 量⼦化NNのハードウェア
Ø 活性と係数を量⼦化して軽量化
Ø 内部演算は⾼ビット精度
Ø 情報の⽋落
×
+
量⼦化
A
W
係数
活性
⾼
閾値⼆値化
ディザ
低 低
ビット
精度

8. ディザとDNN
p アルゴリズム … 誤差拡散法
Ø 量⼦化誤差を蓄積・累算
Ø 加減算のみで実現
7
⼊⼒
#1
出⼒
1
0
閾値
1
0
閾値
⼊⼒
#2
量⼦化誤差
p ハードウェア実現
Ø NNアーキテクチャは
並列化されたアキュムレータ︔
つまり加算器の集合︕
×
+
量⼦化
A W
×
+/-
量⼦化
A W
選択回路のみで実現可︕

9. Dither NN 評価
p Zynq 7000に実装評価した。追加LUT 1%未満を達成
Ø VerilogとVeriloggen [https://github.com/PyHDI/veriloggen] でサクッと並列アーキを書いた
Ø FPT’18 Best Paper Award 受賞
8
Ø “ディザ無” Act-PE Ø “ディザ有” Act-PE
ü 誤差拡散の計算にはア
キュムレータの加算器
を流⽤可能
ü 必要なのは単純な選択
回路のみ
+
0
Sign
部分和⼊⼒
Acc.
RST
活性出⼒
+
0
Sign
部分和⼊⼒
Acc.
RST
活性出⼒
ディザ
OP
PE
PE
PE
Act
Wgt.
IN OUT
PE
PE
PE
Act
Wgt.
PE
PE
PE
Act
Wgt.

10. 総括
p 基本的にはチップ屋
p FPGA as ……
Ø 研究対象そのもの︖
ü ポストFPGAを現状考えているわけではない
Ø 表現の場
ü Dither NNは実験の⼟俵にFPGAを選び、
サクッと評価した
Ø 便利な道具 →
ü 周辺回路、特にI/Fは⾃分で作りたくない︕
ü FPGAだとこの辺はラク
p FPGAに⼀⾔
Ø Programmable “Gate” Array って本当︖
9
毎度お世話になります
ZC702さん
“Descartes” チップ 測定デモ
https://youtu.be/x36MzIwpI9M