Feb. 3th, 2003

1. 日付 : 2003 年 2 月 3 日 申請者 : 首藤真 ( 博士後期課程システム工学専攻 ) 論文題目 : 冗長数系演算のための 2 進 - 剰余数変換回路と 多入力可変しきい値回路に関する研究 宮崎大学大学院工学研究科博士後期課程 論文公聴会

2. 氏名 : 首藤 真 生年月日 : 昭和 50 年 9 月 7 日 略歴 : 平成 10 年 3 月 31 日 宮崎大学工学部電気電子工学科卒業 平成 10 年 4 月 1 日 宮崎大学大学院工学研究科博士前期課程電気電子工学専攻入学 平成 12 年 3 月 31 日 宮崎大学大学院工学研究科博士前期課程電気電子工学専攻修了 平成 12 年 4 月 1 日 宮崎大学大学院工学研究科博士後期課程システム工学専攻入学 平成 15 年 3 月 23 日 宮崎大学大学院工学研究科博士後期課程システム工学専攻修了見込

3. [ 参考論文 ] 1. 題目 Multiple-valued basic operational circuits with neuron MOS transistors 著者 M. Syuto, K. Tanno, O. Ishizuka, Z. Tang 発表学会等名 Int. Symp. on Nonlinear Theory and its Applications 巻号頁 vol. 1, pp. 85-88 発行年月 Nov. 1999 2. 題目 Multi-input variable-threshold circuits for multi valued logic functions 著者 M. Syuto, J. Shen, K. Tanno, O. Ishizuka 発表学会等名 IEEE Int. Symp. on Multiple-Valued Logic 巻号頁 pp. 27-32 発行年月 May 2000 3. 題目 Synthesis and implementation of multi-input variable-threshold functions 著者 M. Syuto, K. Tanno, O. Ishizuka 学術雑誌名 MULTIPLE-VALUED LOGIC-An International Journal 巻号頁 vol. 8, no. 1, pp. 71-87 発行年月 Feb. 2002 4. 題目 A high-speed binary to residue converter using a signed-digit number representation 著者 M. Syuto, E. Satake, K. Tanno, O. Ishizuka 学術雑誌名 IEICE Trans. 巻号頁 vol. E85-D, no. 5, pp. 903-905 発行年月 May 2002 5. 題目 A novel binary-to-residue conversion algorithm for moduli 2 n -1,2 n ,2 n +2 α 著者 M. Syuto, E. Satake, K. Tanno, O. Ishizuka 発表学会等名 Int. Technical Conference on Circuits /Systems, Computers and Communications 巻号頁 pp. 662-665 発行年月 July 2002

4. 冗長数系演算のための 2 進 - 剰余数変換回路と 多入力可変しきい値回路に関する研究 博士後期課程システム工学専攻 首藤真

8. 2 進数 - 剰余数間変換回路

13. Guan らの 2 進数 - 剰余数変換アルゴリズム N ( 変換元整数 , 3n ビット ) 0≦ N <(2 n -1)2 n (2 n +1) 0≦ k 2 ,k 1 ,k 0 < 2 n -1 2 進数 - 剰余数変換アルゴリズム

14. 従来の 2 進数 - 剰余数変換回路 桁上げ伝搬加算器を用いた従来の変換回路 -Guan らが提案 -n が大きくなるほど， 遅延時間増大 ( 内部での桁上げ伝搬が長くなり )

15. Wei らの提案する モジュロ 2 n -1, 2 n +1 SD 加算器 (MSDA) SD 数の反転演算 -CMOS プロセス，電圧モードでは 最速の回路，非常にコンパクト - トランジスタ数 (62) - 遅延時間 (0.88ns) (0.6um CMOS プロセスライブラリ使用時 ) Makino らの提案する SDFA と Wei らの提案する MSDA Makino らの提案する SD 数全加算器 (SDFA) - 内部に SDFA を使用 - 並列計算が可能

16. 提案する 2 進数 - 剰余数変換回路 変換アルゴリズム 2 進数 - 剰余数変換回路

21. N ( 変換元整数 , m ・ n ビット ) 0≦ K l ≦ 2 n -1 K l =(k l n-1 ,…,k l 1 , k l 0 ) l∈{0,1,…,m-1} 基本変換アルゴリズム 係数 K l を定数値で乗算する必要がある

22. “ 変換前工程” の計算 モジュラス 2 n +μ ← 2 n +2 α (α∈{0,1,…,n-1}) VLSI 指向性変換アルゴリズム

24. - 結果 大きなモジュラスに対して，適切な大きさで実現が可能 実現した変換回路の性能 ( モジュラスの組 2 n ±1, 2 n + 2 α ) ルックアップテーブルを用いた 従来型の変換回路 -2 (mn) n ビット ROM - 例えば， 10 tera ビット ROM (m=4, n=10) 1.099511628×10 13 - 大きすぎる ( 現実味が薄い ) 実現した変換回路の評価

26. 剰余数 -2 進数変換回路 剰余数系を用いた回路と 通常の 2 進数を用いた回路を 同じシステム内に集積するため

28. 剰余数系の基本的な性質 Andraos の変換アルゴリズム Andraos の剰余数 -2 進数変換アルゴリズム 変更後の変換アルゴリズム N 変換元整数 A’,B’,C’ を求める工程 r 1 ,r 2 ,r 3 並び替え のみ 実現に素子を必要としない

29. 提案する剰余数 -2 進数変換回路 剰余数 -2 進数変換回路 CPA’ -> SD 数から 2 進数変換 D proposed 変換遅延時間 A proposed チップ面積 D MSDA モジュラス 2 2n -1 に対する MSDA の遅延時間 A MSDA モジュラス 2 2n -1 に対する MSDA のチップ面積 D CPA(x) x ビット桁上げ伝搬加算器の遅延時間 A CPA(x) x ビット桁上げ伝搬加算器のチップ面積 β 定数 (β<1) 提案回路

30. Wang らの剰余数 -2 進数変換回路の評価 Wang らの剰余数 -2 進数変換回路 D wang 変換遅延時間 A wang チップ面積 D FA 全加算器の遅延時間 D CPA(x) x ビット桁上げ伝搬加算器の遅延時間 A FA 全加算器のチップ面積 A CPA(x) x ビット桁上げ伝搬加算器のチップ面積 β 定数 (β<1) D’ wang SD 数入力の時の変換遅延時間 A’ wang SD 数入力の時のチップ面積 SD 数表現を用いた剰余数から 2 進数への変換をおこなうためには 通常の剰余数が入力されると仮定

31. 提案する剰余数 -2 進数変換回路の評価 (D FA ,D MSDA が一定値 ) (D CPA >>D FA ,D MSDA ) を考慮すると Wang の剰余数 -2 進数変換回路と比較して -> 提案回路の方が高速に動作 Wang 回路 提案回路 D’ wang SD 数入力の時の変換遅延時間 (Wang 回路 ) A’ wang SD 数入力の時のチップ面積 (Wang 回路 ) D FA 全加算器の遅延時間 D CPA(x) x ビット桁上げ伝搬加算器の遅延時間 A FA 全加算器のチップ面積 A CPA(x) x ビット桁上げ伝搬加算器のチップ面積 β 定数 (β<1) D proposed 変換遅延時間 ( 提案回路 ) A proposed チップ面積 ( 提案回路 ) D MSDA モジュラス 2 2n -1 に対する MSDA の遅延時間 A MSDA モジュラス 2 2n -1 に対する MSDA のチップ面積 一般的な CPA を選び， トランジスタ数の比較を行う 速度比較 面積比較 どの CPA を選択するかにより， その評価がかわる

32. シミュレーション結果 -> 提案回路の方が高速に動作 -> チップ面積も大きな欠点はない 実現した変換回路の評価

35. 多入力可変しきい値回路の設計と 冗長数系への応用

40. 多値への拡張 多入力への拡張 多値への拡張 多入力への拡張 多入力可変しきい値回路 インバータ回路 ダウンリテラル回路 NAND,NOR 回路 多入力可変しきい値回路

42. =1.5V =0.5V =2.5V =1.5V 4 値 2 入力の多入力可変しきい値回路 ( シミュレーション結果 : DC 解析 ) NAND タイプ NOR タイプ 設定しきい値電圧 設定しきい値電圧 バイアス条件条件

43. 4 値 2 入力の多入力可変しきい値回路 ( シミュレーション結果 : 過渡解析 ) NAND タイプ NOR タイプ 遅延時間 約 10ns 遅延時間 約 10ns

44. 多入力可変しきい値回路 ( レイアウト例 ) NAND タイプ NOR タイプ NAND タイプ 約 250μm×60μm NOR タイプ 約 250μm×60μm

45. a1=a2=1.5 b1=b2=2.5 多入力多値論理関数の積項の実現 ( 多入力多値論理関数の積項 ) 定義式 多入力の積項実現回路 複数の入力のある論理値をもつ部分を選択的に検出できる 多値論理関数の表現のために非常に有用

46. n 入力積項実現回路を用いた 多値論理関数の合成 R 値 n 入力 R n 個 R-1 個

50. 結論 2 進数 - 剰余数間の変換回路 多入力可変しきい値回路 通常のディジタルシステムとの 接合部分での回路遅延 配線数，配線長を削減 冗長数系を用いた高性能な算術演算回路を構成 プロセッサ， DSP ，暗号器，復号器の高性能化 提案する技術的アプローチ 克服された問題点

53. 剰余数系を用いた演算回路の全体構成

55. Wei らの提案する モジュロ 2 n -1, 2 n +1 SD 加算器 (MSDA) SD 数の反転演算 提案する 2 進数 - 剰余数変換回路 2 進数 - 剰余数変換回路

56. 多入力可変しきい値関数 NAND タイプ NOR タイプ