Este documento presenta el diseño de un contador binario de tres bits utilizando flip-flops tipo JK. Explica los pasos para diseñar el contador, incluyendo una tabla de estados, simplificación de ecuaciones de entrada y el diagrama lógico resultante. El diseño implementa tres flip-flops JK para contar de 0 a 7 en binario y reiniciar el conteo con cada pulso de reloj.

1. DISEÑO DE UN CONTADOR DE TRES BITS CON FLIP-FLOP TIPO JK.
William Torres Hernández1, 2
1
Universidad Tecnológica de Campeche, Carretera Federal 180 S/N, CP 24381, San
Antonio Cárdenas, Carmen, Campeche México.
2
Colegio Nacional de Educación Profesional Técnica del estado de Campeche plantel
Ciudad del Carmen clave 021 (CONALEP).
williantorreshernandez@hotmail.com
Resumen
En este trabajo se presenta el diseño de un contador binario de tres bits, se muestra el
procedimiento a seguir para el diseño del mismo, este procedimiento puede ser empleado para
el diseño de otros contadores ya que la metodología es la misma y solamente basta con
adecuarlo a la necesidad del diseñador, se muestra la tabla de excitación de los Flip-Flop’s tipo
JK y por ultimo el diagrama lógico que resulta de este diseño.
1. INTRODUCCIÓN
En la actualidad el diseño de un contador puede ser abarcado por un Microcontrolador o algún
dispositivo FPGA sin embargo comparando costos y siendo una aplicación sencilla el diseño de
estos dispositivos puede ser empleando Flip-Flop’s que todavía se pueden encontrar en forma
comercial y a un bajo costo.
Un contador es básicamente un registro que pasa ´por una sucesión predeterminada de
estados. Las compuertas del contador están conectadas de tal manera que produce la
sucesión prescrita de estados binarios [1].
A continuación se muestra la tabla característica y tabla de excitación del Flip-Flop tipo JK que
describe el funcionamiento de este dispositivo.
La tabla 1 muestra la tabla característica del Flip-Flop tipo JK que describe las propiedades
lógicas del Flip-Flop en forma tabular y define el siguiente estado Q(t+1), en función de las
entradas y el estado actual Q(t).
La tabla 2 presenta la tabla de excitación del Flip-Flop tipo JK, esta tabla tiene una columna
para el estado actual Q(t) y el estado siguiente Q(t+1) y una columna para cada entrada. Hay
cuatro posibles transiciones del estado actual al siguiente estado, el símbolo X en la tabla
representa una condición de indiferencia, es decir que no importa si la entrada es 1 o 0 [1].
J K Q(t+1) Q(t) Q(t+1) J K
0 0 Q(t) Sin cambio 0 0 0 X
0 1 0 Restablecer 0 1 1 X
1 0 1 Establecer 1 0 X 1
1 1 Q’(t) Complementar 1 1 X 0
Tabla 1. Tabla característica del Flip-Flop tipo JK. Tabla 2. Tabla de excitación del Flip-Flop tipo JK.

2. 2. DISEÑO DEL CONTADOR.
El contador a diseñar se plantea en la tabla 3, es un contador de tres bits, este contador iniciará
en ceros e ira incrementando hasta llegar a siete en binario posteriormente reiniciara su conteo,
esto por cada pulso de reloj que se presente en la entrada de reloj de los Flip-Flop, a
continuación se detallan los pasos para este diseño.
Paso 1. Se plantea en forma tabular los estados presentes y estados siguientes para cada Flip-
Flop y se plantean las combinaciones de entrada para el estado siguiente.
Estado presente Estado siguiente Entradas de cada Flip Flop
Q(t) Q(t+1) C B A
QC QB QA QC QB QA JC KC JB KB JA KA
0 0 0 0 0 1 0 X 0 X 1 X
0 0 1 0 1 0 0 X 1 X X 1
0 1 0 0 1 1 0 X X 0 1 X
0 1 1 1 0 0 1 X X 1 X 1
1 0 0 1 0 1 X 0 0 X 1 X
1 0 1 1 1 0 X 0 1 X X 1
1 1 0 1 1 1 X 0 X 0 1 X
1 1 1 0 0 0 X 1 X 1 X 1
Tabla 3. Tabla de estados para el contador binario de tres bits con Flip-Flop tipo JK.
Se puede apreciar en la tabla el estado presente para cada Flip-Flop y el estado siguiente, así
para el estado presente de QC=0 el estado siguiente QC=0 se requiere una combinación de
entrada para JC=0 y KC=X, para el estado presente de QB=0 y el estado siguiente QB=0 se
requiere que JB=0 y KB=X, para el estado presente de QA=0 y el estado siguiente QA=1 se
requiere que las entradas estén en JA=1 y KA=X, con el apoyo de la tabla 2 se puede continuar
para los siguientes estados de los Flip Flop.
Paso 2. A continuación se realiza la simplificación de las ecuaciones de entrada para cada Flip-
Flop. Como se muestra a continuación.

3. JC=QBQA KC=QBQA
JB=QA KB=QA
JA=1 KA=1
Las ecuaciones de estado que resultaron para este diseño son:
JC=KC=QBQA
JB=KB=QA
JA=KA=1
Paso 3. Se dibuja el diagrama lógico, se recomienda el empleo del C.I. 74LS76 que cuenta con
dos Flip-Flop tipo JK, la señal de reloj puede ser generada por un temporizador como el LM555
la frecuencia puede ser ajustada a gusto del diseñador, se observa que PR (pone a 1 la salida
Q) es activo en bajo y como no se va a emplear se conecta a 5V, la entrada CLR también es
activo en bajo y se emplea para poner en cero las salidas Q, cuenta con un interruptor que

4. permite realizar esta función. Se puede realizar la simulación de este circuito en Multisim y
comprobar su funcionamiento.
XFG1
VCC
5V
2
~1PR
R1
4 1J 1Q 15
1 1CLK 100Ω
16 14
LED1
1K ~1Q
~1CLR QC
3 74LS76D
QC
U3A
J1
2
~1PR 74LS08D
R2
Key = A 4 1J 1Q 15
R4 1 100Ω
1CLK
1kΩ
16 1K ~1Q 14
LED2
~1CLR
3 74LS76D QB
QB
2
~1PR
R3
4 1J 1Q 15
1 1CLK 100Ω
16 1K ~1Q 14
LED3
~1CLR
QA
3 74LS76D
QA

5. 3. Conclusiones
Los sistemas digitales en la actualidad son muy empleados y para aplicaciones específicas es
necesario realizar el diseño de estos circuitos, el procedimiento de diseño de los circuitos
contadores son muy parecidos y empleando la misma lógica se puede extender a contadores
de cualquier cantidad de bits.
4. Bibliografía.
[1] M. Morris Mano “Diseño Digital” 3 edición Pearson. Cap.6 Pág. 217. México 2003.
[2] Ronald J. Tooci, Neal S. Widmer, Gregory L. Moss “Sistemas Digitales Principios y
Aplicaciones” 10 edición Pearson. México 2007.
[3] Norman Balabanian, Bradley Carlson “Principios de Diseño lógico Digital” 1 edición CECSA.
México 2002.