Este documento presenta un proyecto de diseño digital con VHDL para determinar si un número de 4 bits es primo o no. Incluye la tabla de verdad correspondiente y el código VHDL con la arquitectura que asigna un 1 a la salida E si el número de entrada a es primo (0001, 0010, 0011, 0101, 0111, 1011, 1110) y 0 si no lo es. El proyecto fue realizado por 4 alumnos del Tecnológico de Matamoros para la asignatura de Ingeniería Eléctrica y Electr

1. SEP
DGEST
INSTITUTO
TECNOLÓGICO
SNEST
DE
MATAMOROS
DEPARTAMENTO DE INGENIERÍA ELÉCTRICA Y ELECTRÓNICA
Diseño Digital con VHDL
Números primos
Catedrático: Ing.Arturo Rodriguez Casas
Equipo:
Alumno(s):
Núm. de control:
Miguel Angel Fierros Peña
11260081
Mario Arturo Cruz Colunga
11260077
Hermenegildo Martínez de la Cruz
11260095
Jorge Alejandro Reyes Torres
11260108
H. MATAMOROS, TAM.
5 de septiembre del 2013

2. Tabla de verdad
a(3)
a(2)
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
a(1)
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
a(0)
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
E
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
1
1
0
1
0
1
0
0
0
1
0
1
0
0

3. Codigo
library ieee;
use ieee.std_logic_1164.all;
entity primos is
port(a:in std_logic_vector(3 downto 0);
E:out std_logic);
end primos;
architecture det of primos is
begin
with a select
E<= '1' when "0001",
'1' when "0010",
'1' when "0011",
'1' when "0101",
'1' when "0111",
'1' when "1011",
'1' when "1110",
'0' when others;
end det;