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Electronica digital aplicada

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Digital electronics

Publicada em: Engenharia
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Electronica digital aplicada

  1. 1. Electrónica Digital Aplicada Pedro J. Sotorrío Ruiz Diciembre 2013
  2. 2. Electrónica Digital Aplicada V1.0 2 Electrónica Digital Aplicada Índice general: Capítulo 1.- Presentación Capítulo 2.- Conceptos y Elementos básicos Capítulo 3.- Dispositivos combinacionales Capítulo 4.- Dispositivos secuenciales Capítulo 5.- Dispositivos computacionales Capítulo 6.- Dispositivos de Memoria Capítulo 7.- Dispositivos Periféricos Electrónica Digital Aplicada
  3. 3. Electrónica Digital Aplicada V1.0 1.1 Capítulo 1.- Presentación 1.1.- Objetivos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1.2 1.2.- Sobre la Electrónica Digital . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1.2 1.3.- Sistemas Digitales . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1.3 1.4.- Tecnologías . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1.4 1.5.- Sobre las referencias . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1.6 Electrónica Digital Aplicada
  4. 4. Electrónica Digital Aplicada V1.0 1.2 Capítulo 1.- Presentación 1.1.- Objetivos De todos es sabido que la adquisición de conocimiento es un proceso acumulativo: lo que eres capaz de aprender ahora está soportado por lo que ya sabes. Este hecho es muy importante y marca todo el proceso de aprendizaje en cualquier materia. La Electrónica Digital es una técnica que no escapa a este proceso, por eso es muy importante disponer de unas bases sólidas. El objetivo de este documento es que el lector pueda realizar una aproximación de la parte teórica de la Electrónica Digital y la realidad industrial de la misma. Para ello, tras una breve introducción a la técnica en cada capítulo, pasamos a utilizar dispositivos reales disponibles en el mercado. Es por eso que este documento es, en parte, una recopilación de dispositivos digitales típicos para la realización de circuitos digitales avanzados. 1.2.- Sobre la Electrónica Digital La Electrónica Digital es una técnica y como tal consta de una serie de reglas que actualmente son bien conocidas y eso ayuda mucho a su comprensión. Afortunadamente disponemos de muy buena documentación bibliográfica y no tiene sentido ampliar en este sentido. Por otro lado, la Electrónica Digital se fundamenta en tres apartados: Electricidad, Electrónica de conmutación y Álgebra binaria. Por eso es necesario disponer de: • Conocimientos amplios de las bases de Electricidad ya que serán utilizados permanentemente. Más concretamente es necesario tener conocimientos de la teoría de circuitos. • Conocimientos en el área de Electrónica de Conmutación, que es un caso particular de Electrónica Analógica en cuanto que los transistores trabajan únicamente en las zonas de corte y saturación. • Conocimientos del álgebra binaria ya que es la base de casi todas las aplicaciones reales. En ningún caso, podemos olvidar que: • La Electrónica es una rama de una ciencia más extensa denominada Electricidad y sus bases son las mismas. Por eso en muchos casos Electrónica Digital Aplicada
  5. 5. Electrónica Digital Aplicada V1.0 1.3 tendremos que utilizar conceptos de electricidad ya que los esquemas son eléctricos aunque los denominamos electrónicos para diferenciarlos. • La Electrónica Digital (ED) es un caso particular de la Electrónica Analógica (EA) de la que procede cuando los elementos activos (transistores) trabajan únicamente en la zona de corte y de saturación, no utilizando la zona activa como se hace en EA. Sin embargo, para pasar del estado de corte al de saturación y viceversa, los transistores necesitan pasar por la zona activa de funcionamiento. Esto nos traerá ciertos problemas que analizaremos detalladamente. • Los comentarios de los apartados anteriores son importantes en los casos reales ya que afectan al comportamiento de los elementos. Sin embargo, nosotros suponemos, inicialmente, que no afecta para nada el tránsito por la zona activa y sólo trabajamos en las de corte y saturación. Esta es una simplificación muy importante para avanzar en la comprensión de las bases y de los elementos básicos de ED. Más adelante veremos que la circuitería real no puede eludir la existencia de la zona lineal y, como consecuencia, el comportamiento de los dispositivos no es tan ideal como asumimos. 1.3.- Sistemas Digitales Los Sistemas Electrónicos Digitales son siempre complejos. Se basan en conceptos simples agrupados de determinadas formaspara obtener los resultados que se pretenden. Como en toda técnica, en ED se definen los elementos básicos y sobre estas definiciones se construyen los elementos complejos. Un simil mecánico puede ser el de un dispositivo complejo como el motor de un vehículo que se basa en elementos simples como ejes, ruedas, palancas, etc. En el caso que nos atañe, Electrónica Digital, la forma de construir es idéntica; unos elementos de base y el apilamiento ordenado de estos elementos da lugar a sistemas más complejos. Los elementos de base son simples y fáciles de entender mientras que las reglas de construcción son algo más complejas, pero en ningún caso dejan de ser técnicas. Esta filosofía de construcción es la que utilizamos para obtener los Sistemas Electrónicos Digitales Complejos. Utilizando elementos bien conocido y disponibles en el mercado, los agrupamos para obtener nuestro objetivo. Esta técnica es similar a la que utilizan los bricoleros: utilizando los medios disponibles hacemos nuevas cosas. La técnica DIY (Do It Yourself) o HTM (Hazlo Tú Mismo) la utilizamos aquí en el sentido de construir las distintas partes de un sistema electrónico digital con dispositivos ya existentes y conocidos. Todos los elementos necesarios para hacer esto ya deben de ser conocidos cuando se aborda el estudio de los SBM (Sistemas Basados en Microprocesadores, una asignatura del 2º cuatrimestre). En estos sistemas no hay circuitos nuevos sino configuraciones nuevas, es decir, formas diferentes de conexión de los elementos disponibles para formar un nuevo elemento y algunos Electrónica Digital Aplicada
  6. 6. Electrónica Digital Aplicada V1.0 1.4 conceptos nuevos. Por ello, es necesario conocer los circuito básicos. Este conocimiento implica la rápida identificación del gráfico que lo representa y la asociación con su funcionamiento por medio de los correspondientes cronogramas funcionales. Como se verá más adelante, conforme los elementos adquieren complejidad funcional, su esquema electrónico deja de ser importante y adquiere un papel fundamental su cronograma funcional. Esto es así hasta tal punto que los fabricantes de sistemas medianamente complejos no suministran más que un pequeño diagrama de bloques junto a una breve descripción funcional y su cronograma. Por medio de la técnica HTM construimos elementos cada vez más complejos siempre en base a los elementos fundamentales que se describen en los capítulos que siguen. 1.4.- Tecnologías Para la realización de los diferentes circuitos digitales que se verán en los capítulos siguientes se utilizan diferentes tecnologías. La figura 1.1 resume una colección de tecnología utilizadas por Texas Instruments para realizar sus circuitos digitales. En esta figura podemos ver que las tensiones de funcionamiento son de 1.8V, 3.3V, 5V y 10V. Dentro de cada valor de tensión encontramos diferentes dispositivos (columnas) y diferentes tecnologías (filas) cuya nomenclatura son los acrónimos (con excepciones) que la definen como sigue: 1.8V AUC - Advanced Ultra-Low-Voltage CMOS Logic AUP - Advanced Ultra-Low-Power CMOS Logic 3.3V ALVC - Advanced Low-Voltage CMOS Technology AVC - Advanced Very-Low-Voltage CMOS Logic LV-A - Low-Voltage CMOS Technology LV-AT - Low-Voltage CMOS Technology LVC - Low-Voltage CMOS Technology ALB - Advanced Low-Voltage BiCMOS ALVT - Advanced Low-Voltage CMOS Technology LVT - Low-Voltage BiCMOS Technology CB3Q - Low-Voltage, High-Bandwidth Bus Switch Technology CB3T - Low-Voltage, Translator Bus Switch Technology CBTLV - Low-Voltage Crossbar Technology GTL - Gunning Transceiver Logic GTLP - Gunning Transceiver Logic Plus TS - TI Switch TVC - Translation Voltage Clamp VME - VME Bus Products 5V AC - Advanced CMOS Logic ACT - Advanced CMOS Logic AHC - Advanced High-Speed CMOS AHCT - Advanced High-Speed CMOS FCT - Fast CMOS Technology HC - High-Speed CMOS Logic HCT - High-Speed CMOS Logic ABT - Advanced BiCMOS Technology ABTE - Advanced BiCMOS Technology / Enhanced Transceiver Logic BCT - BiCMOS Technology ALS - Advanced Low-Power Schottky Logic AS - Advanced Schottky Logic F - Fast Logic LS - Low-Power Schottky Logic S - Schottky Logic TTL - Transistor-Transistor Logic CBT - Crossbar Technology CBT-C - CBT with Undershoot Protection FB - Backplane Transceiver Logic TS - TI Switch 10V CD4000 - CMOS Electrónica Digital Aplicada
  7. 7. Electrónica Digital Aplicada V1.0 1.5 Figura 1.1. Familias de circuitos digitales. Electrónica Digital Aplicada
  8. 8. Electrónica Digital Aplicada V1.0 1.6 Estas nomenclatura son de este fabricante. Otros fabricantes tienen otras que pueden no coincidir con este caso. Sin embargo las que coinciden tienen las mismas características básicas y suelen ser compatibles. Las distintas familias de circuitos presentan distintas características no solo en la tensión de alimentación sino en otros parámetros como los tiempos de conmutación retardos, consumos, etc. En cada ocasión debemos seleccionar la tecnología que mejor responda a las características específica de nuestro diseño. 1.5.- Sobre las referencias Al final de cada capítulo se ha incluido un conjunto de referencias que no son más (ni menos) que las hojas de características suministradas por los fabricantes de los dispositivos tomados como ejemplos. Hay que hacer notar que esta referencias pueden estar recortadas en cuanto a que se han eliminado las páginas referidas a características mecánicas, embalajes, codificación y temas no relacionados exclusivamente con Electrónica Digital. De esta forma se han ahorrado muchas páginas que no resultan útiles en este momento. Además de las referencias en cada capítulo, hay tres referencias comunes a libros ya publicados que forman la base y son los siguientes: 1. Fundamentos de Sistemas Digitales, Thomas L. Floyd, Edición 7ª, Prentice Hall. ISBN: 84-205-2994-X. 2. Sistemas Basados en Microprocesadores, Pedro J. Sotorrío, Eduardo Ruiz y Juan M. Romero, UMA 2004, ISBN: 84-9749-009-5. Reimpresión 2013 en Copicentro. 3. Diseño Práctico de SBM, Pedro J. Sotorrío, Eduardo Ruiz, 2001, ISBN: 84- 699-4314-6. Reimpresión 2013 Copicentro. El primero de ellos es el más clásico utilizado en las Universidades Españolas mientras que los otros dos está específicamente desarrollados para la docencia de SBM en la UMA. En la referencia 2 se describe el funcionamiento de un :P desde su interior, permitiendo al alumno construir su propio sistema. NOTA: Todas las referencias citadas son propiedad de los correspondientes autores. Electrónica Digital Aplicada
  9. 9. Electrónica Digital Aplicada V1.0 Capítulo 2.- Conceptos y Elementos básicos 2.1.- Conceptos básicos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2.2 2.1.1.- Nomenclatura . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2.2 2.1.2.- Niveles digitales . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2.3 2.1.3.- Representación gráfica de los niveles digitales . . . . . . . . . . . . 2.4 2.1.4.- Representación gráfica de los buses . . . . . . . . . . . . . . . . . . . . 2.5 2.1.5.- Tipos de salida . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2.6 2.2.- Componentes básicos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2.7 2.3.- Dispositivos especiales . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2.10 2.4.- Referencias del capítulo 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2.13 Electrónica Digital Aplicada
  10. 10. Electrónica Digital Aplicada V1.0 2.2 Tema 2.- Conceptos y Elementos básicos Como se ha descrito en el apartado anterior, la técnica DIY utiliza elementos simples para construir otros más complejos. Es por ello que en este apartado vamos a recordar los elementos básicos que utilizaremos así como algunos conceptos necesarios y su realización electrónica. 2.1.- Conceptos básicos Empezamos por describir algunos conceptos básicos que deben de ser conocidos para poder avanzar en el resto de temas: 2.1.1.- Nomenclatura Para poder entendernos con facilidad necesitamos definir el protocolo que vamos a utilizar. Al igual que en otras especialidades, en ED existe un argot propio que es necesario conocer para no confundir los conceptos. En lo que sigue hacemos una introducción a la nomenclatura que utilizamos en este documento y que se corresponde con la habitual en ED. Cuando sea posible, describiremos la nomenclatura en Español y en Inglés para que se vea la correlación entre las expresiones. No se trata de hacer un diccionario sino de describir la forma de hacer las cosas. Niveles digitales: Es muy habitual representarlos por los símbolos numéricos “1" y “0" pero técnicamente es más correcto utilizar las letras “H” (High) para el nivel alto o “1" y “L” (Low) para el nivel bajo o “0". De hecho el la información técnica profesional se utiliza esta última nomenclatura. Como se verá mas adelante, también utilizamos un pseudo nivel que denominamos triestado (three state)y que se representa con la letra “Z”. Señales: Una señal se identifica por medio de una o varias letras que constituye su nombre. Conviene que el nombre de las señales tenga relación con su función. Lo más usual es utilizar una palabra o un acrónimo que nos recuerde para lo que se utiliza la señal. Por ejemplo, en SED se utiliza muchas señales que se denominan /RD (ReaD, lectura), /WR (WRite , escritura), /CS (Chip Select, selección de dispositivo),... Aunque podemos asignar cualquier otro nombre, los utilizados habitualmente presentan la ventaja de ser fácilmente comprendidos. Electrónica Digital Aplicada
  11. 11. Electrónica Digital Aplicada V1.0 2.3 Como podemos ver, en los nombre de las señales citadas antes hay una barra “/” delante del nombre. Esto es para indicar que el estado activo de esta señal es el nivel “L”. Por lo tanto, el nivel “H” es el estado de reposo. Esta nomenclatura se utiliza en señales que actúan o controlan algo. En señales que forman parte de un conjunto numérico (un dato binario), esta barra no se pone ya que no es relevante. Buses: Para nosotros un BUS es un conjunto de señales homogéneas o no. En los sistemas digitales complejos es muy frecuente agrupar las señales en buses. Cada una de las señales de un bus tiene su propio nombre que es necesario identificar con vista a que cualquier lector del documento que sea pueda entender las explicaciones, los cronogramas o los esquemas, según correspondan. Los nombres de las señales dentro de un bus se establecen con el mismo criterio que se ha descrito en el apartado anterior. Sin embargo, cuando el conjunto de todas las señales de un bus forman una única información (típicamente numérica), que es el caso de los buses homogéneos, los nombres de las señales suelen tener una raíz común y un número asociado que las distingue unas de otras. Así por ejemplo, un bus de direcciones de 16 bits se suele denominar ABUS y sus señales se denominan A15, A14, A13, ..., A3, A2, A1 y A0. Observar que la numeración va de n-1 hasta 0 ya que la primera combinación válida es el 0 y no el 1. De hecho, el sistema de numeración decimal no va de 1 a 10 sino de 0 a 9. El número 10 es una combinación de dos símbolos numéricos y no forma parte de la base. 2.1.2.- Niveles digitales En electrónica digital trabajamos con dos valores eléctricos que identificamos con los símbolos 1 y 0 y que habitualmente asociamos con un valor alto y un valor bajo de la tensión respectivamente en el punto que se trata. Esto no es estrictamente cierto y por eso el título de este apartado habla de Niveles y no de valores. Los niveles son un conjunto de valores para los cuales se cumple la condiciones funcionales. Nivel bajo (L) o “0" digital: Concretamente, hablando de un sistema que funciona a 5V (entre 0 y 5V), el símbolo binario “0" se representa eléctricamente por medio de un conjunto de valores de tensión entre 0.0V y 0.4V para las tensiones de entrada y entre 0.0V y 0.8V para las tensiones de salida. Así pues, cuando la salida de un circuito digital está en el estado bajo, eléctricamente esta salida tiene una tensión comprendida entre 0.0V y 0.4V y se denomina VoL. Cuando en una entrada tenemos un nivel bajo, la tensión en ella ha de estar comprendida entre 0.0V y 0.8V y se denomina ViL. Así, por ser ViLmax > VoLmax, se asegura un margen de error de 0.4V Electrónica Digital Aplicada
  12. 12. Electrónica Digital Aplicada V1.0 2.4 (mínimo). Nivel alto (H) o “1" digital: De forma similar a lo dicho en el párrafo anterior, los valores de tensiones para el nivel alto a la tensión de alimentación de 5V) son de 2.0V a 5.0V para el nivel alto de entrada (ViH) y 3.0V a 5.0V para el nivel alto de salida (VoH). En este caso el margen de seguridad es de 1V (VoH - ViH). Cuando los niveles de tensión digitales tienen otros valores (3.3V, 12V, etc), las definiciones de los niveles alto y bajo son diferentes. Tercer “nivel” digital: Se denomina así al estado de desconexión de la salida de un circuito. Hay multitud de ocasiones en que es necesario desconectar la salida de un dispositivo y esto se hace por medio de una señal que controla este estado. Como es fácil de comprobar no se trata realmente de un “estado” digital en sí mismo ya que por el hecho de estar un dispositivo desconectado no aporta información binaria (“0" o “1"). Sin embargo es muy cómodo utilizar la expresión de “tercer nivel” y como tal lo utilizaremos teniendo claro su concepto. Este tercer nivel recibe el nombre de desconexión lógica (no física) o triestado (Three state) y se representa con la letra “Z”. 2.1.3.- Representación gráfica de los niveles digitales En Electrónica Digital, como en otras ciencias, se trabaja mucho con gráficos porque las descripciones funcional verbal es realmente complicada de hacer. La representación gráfica de las distintas combinaciones funcionales posibles de las señales de un dispositivo puede ser muy compleja y ello depende de la funcionalidad del propio dispositivo. Sin embargo estas representaciones gráficas denominadas cronogramas, describen la evolución de las señales a lo largo del tiempo de una forma simple. Un cronograma no es más que la representación en el eje del tiempo (eje x) de la evolución de los valores digitales de las señales que tiene un dispositivo digital. En sí mismo, los cronogramas definen la funcionalidad de los dispositivos desde el punto de vista de la circuitería (hardware). Electrónica Digital Aplicada
  13. 13. Electrónica Digital Aplicada V1.0 2.5 Figura 2.1. Representación gráfica de los niveles en una señal digital. Figura 2.2. Cronograma de buses homogéneos. a) bus sin desconexión, b) bus con desconexión. En la figura 2.1 se han representado los niveles de una señal que evoluciona entre los tres niveles citados antes: durante los intervalos A y D, la señal se encuentra a nivel alto “H”; durante el intervalo B, la señal se encuentra a nivel bajo “L” y durante los intervalos C y E, la señal se encuentra en desconexión “Z”. 2.1.4.- Representación gráfica de los buses Dado que un bus es un conjunto de señales, cuando el bus es homogéneo (todas las señales están relacionadas formando una sola información), el conjunto del bus se representa de una forma simplificada como se ha representado en la figura 2.2. En la figura 2.2a) se ha representado un bus típico de direcciones compuesto de 16 señales (A15 - A0) sin triestado. En esta figura hay marcadas 5 zonas: las zonas 2 y 4 representan los intervalos de cambios en el bus. No significa que todas las señales del bus cambien de nivel, con que haya una sola señal que lo haga ya ha cambiado el conjunto (el valor numérico representado por las señales del bus) y por lo tanto esta es su representación. Observar que entre la zona 1 y la 3 sólo cambia un bit (A0 pasa de L a H), mientras que entre la zona 3 y la 5 cambian bastantes bits. Es por esto por lo que entre las dos líneas de la representación se coloca el valor del conjunto de señales (valor del bus) durante ese periodo de tiempo. Observar que los valores se indican en hexadecimal, nunca en decimal ni en binario. Durante los intervalos de tránsito (2 y 4) no es conocido el valor del bus. Estos intervalos de tránsito son muy Electrónica Digital Aplicada
  14. 14. Electrónica Digital Aplicada V1.0 2.6 Figura 2.3. Esquema eléctrico de la etapa de salida Totem-Pole. cortos (alguna decena de ns) pero eso no les resta importancia y por eso hay que representarlos. La figura 2.2 b) representa un bus con triestado (desconexión). Es el caso típico de un bus de datos de un SBM. Los intervalos de tiempo 2, 4, 6 y 8 representan los intervalos en los que el contenido del bus está cambiando. Su valor es desconocido. En los intervalos 1 y 9 el bus se encuentra desconectado y se representa por medio de una línea horizontal entre el nivel H y el nivel L (este es el nivel “Z” citado antes). En los intervalos 3, 5 y 7 el valor del bus es estable y en la figura se ha colocado su valor numérico. Observar que los valores se indican en hexadecimal, nunca en decimal ni en binario. 2.1.5.- Tipos de salida Las etapas de salida de un circuito digital presentan tres tipos de salida cuyas características funcionales son muy diferentes y por ello se utilizan para aplicaciones específicas. Salida “Totem-Pole”: El circuito de salida con dos transistores representado en la figura 2.3 recibe el nombre de “Totem.Pole”. Este tipo de salida tiene como característica que la señal procedente de él presenta siempre baja impedancia ya se encuentre a nivel H o a nivel L. Esto es importante para asegurar los niveles digitales correctos en la mayoría de las aplicaciones. Es por eso que casi todas las etapas de salida disponen de este tipo de salida. En la figura 2.3 se puede ver el esquema eléctrico de esta etapa. La señal procedente de la etapa anterior (que es la que realiza la función digital que le corresponda) llega a esta etapa de salida haciendo que sólo uno de los transistores de salida T3 y T4 se mantenga en conducción en cada nivel. Salida en colector abierto: Es tipo de salida es el mostrado en la figura 2.4. En ella podemos ver que la señal de salida se conecta directamente al colector y en él no hay otras conexiones. Este tipo de salida se utiliza en algunas ocasiones Electrónica Digital Aplicada
  15. 15. Electrónica Digital Aplicada V1.0 2.7 Figura 2.4. Esquema eléctrico de la etapa de salida en colector abierto. Figura 2.5. Esquema eléctrico de la etapa de salida Totem-Pole con desconexión (triestado). pero no es la más frecuente en ED. Salida triestado: Es el tipo de salida que permite disponer del estado de desconexión citado anteriormente. La figura 2.5 muestra el esquema de este tipo de salida que dispone de una señal de control adicional que permite desconectar lógicamente (no físicamente) el dispositivo sin realizar una desconexión física. Este tipo de salida se utiliza mucho en SBM en donde las conexiones por medio de buses es muy frecuente. 2.2.- Componentes básicos En lo que sigue describimos los elementos básicos ya conocidos por todos y su realización por medio de circuitos electrónicos. En todos los casos hacemos uso de referencias a las hojas de características suministradas por algunos fabricantes para poder contrastar la información. Inversor: En electrónica digital, un inversor es un dispositivo cuyo valor eléctrico de salida es el inverso (desde el punto de vista binario), es decir que si a su entrada hay un “1", a su salida hay un “0" y si en su entrada es “0", en su salida Electrónica Digital Aplicada
  16. 16. Electrónica Digital Aplicada V1.0 2.8 Figura 2.6. Cronograma del inversor. E S 0 1 1 0 Figura 2.7. Esquema de un inversor digital y su símbolo A B Salida 0 0 0 0 1 0 1 0 0 1 1 1 Figura 2.8. Cronograma de la función AND. hay un “1". Como sabemos, esto se representa por medio de una tabla de verdad como sigue: donde E es la señal de entrada y S es la señal de salida. También podemos representar su funcionamiento por medio de un cronograma como el de la figura 2.6. La figura 2.7 muestra un esquema electrónico que realiza la función inversión. En esta figura también podemos ver el símbolo que se utiliza para representarlo. Ver la referencia 74LS04. AND: El funcionamiento de una función AND de dos entradas (A y B) se describe por medio de la tabla de verdad y el cronograma siguiente: donde la salida sólo toma el valor binario “1" cuando en ambas entradas tenemos un valor binario “1". La figura 2.9 muestra un esquema electrónico que realiza esta función digital y su representación. Electrónica Digital Aplicada
  17. 17. Electrónica Digital Aplicada V1.0 2.9 Figura 2.9. Esquema eléctrico de una función AND de dos entradas y su símbolo. A B S 0 0 1 0 1 1 1 0 1 1 1 0 Figura 2.10. Símbolo y cronograma de una función NAND. Figura 2.11. Tabla de verdad, símbolo y cronograma de la función OR. A B S 0 0 0 0 1 1 1 0 1 1 1 1 Ver la referencia 74LS08. NAND: Esta es una función cuya tabla de verdad (para dos entradas) es: Como puede verse, es la función inversa de la función AND. Su circuito se puede realizar conectando en serie el circuito de la función AND y el del inversor vistos antes. Su representación es la que se muestra en la figura 2.10, donde también se ha representado un cronograma de funcionamiento. Ver la referencia 74LS00. OR: La función OR de dos entradas se define por medio de la tabla de verdad siguiente: Electrónica Digital Aplicada
  18. 18. Electrónica Digital Aplicada V1.0 2.10 Figura 2.12. Esquema eléctrico de una función OR de dos entradas Figura 2.13. Tabla de verdad, símbolo y cronograma de la función NOR. A B S 0 0 1 0 1 0 1 0 0 1 1 0 A B S 0 0 0 0 1 1 1 0 1 1 1 0 Figura 2.14. Tabla de vardad y cronograma de la función XOR La figura 2.11 muestra el símbolo que la representa y un cronograma de funcionamiento. La figura 2.12 muestra un esquema eléctrico que realiza esta función lógica. Ver la referencia 74LS32. NOR: Esta función es la complementaria (inversa) de la función OR. Su tabla de verdad y cronograma funcional es: La figura 2.13 contiene el símbolo y un cronograma funcional de una puerta NOR. Ver la referencia 74LS02. XOR: Esta función lógica se define por medio de su tabla de verdad y el cronograma siguiente: El esquema lógico de esta función es el representado en la figura 2.15 junto a su símbolo. Electrónica Digital Aplicada
  19. 19. Electrónica Digital Aplicada V1.0 2.11 Figura 2.15. Esquema lógico y símbolo de la función XOR. Ver la referencia 74HCT86. 2.3.- Dispositivos especiales Por dispositivos especiales entendemos aquellos que no siendo pertenecientes a la realización de los conceptos básicos de funciones booleanas, son necesarios para aplicaciones en general y en SBM en particular. Amplificador binario unidireccional: Se trata de un dispositivo que amplifica la señal binaria. Como no se puede amplificar en tensión ya que los valores de los niveles digitales se establecen por tensión, se amplifica en corriente. Es decir son dispositivos que son capaces de suministrar una “alta corriente” frente a los dispositivos normales. El término alta corriente se ha situado entre comillas ya que en electrónica digital una corriente alta puede ser de tan solo unas decenas de miliamperios. De hecho los dispositivos que vemos a continuación suministran a su salida unos 24 mA. • Dispositivo 74LS244: La figura 2.16 es el esquema digital de este dispositivo. Electrónica Digital Aplicada
  20. 20. Electrónica Digital Aplicada V1.0 2.12 Figura 2.16. Esquema digital del dispositivo 74LS244. En esta figura podemos ver que el dispositivo se compone de dos partes independientes. Cada una de ellas consta de cuatro amplificadores digitales con salida triestado. Si vemos en la referencia 74LS244, veremos que el fabricante lo denomina como “Octal Buffers And Line Drivers With 3-state Outputs”, lo que significa que se trata de un conjunto de ocho amplificadores digitales con salida triestado. Atención a la palabra “buffer” que tiene muchos significados dentro de la ED. De hecho estos dispositivos se utilizan mucho para hacer las interfases con los buses de un SBM. • Dispositivo 74LS240: Es similar al dispositivo 74LS244 pero tiene la salida invertida respecto a la entrada. Ver la referencia 74LS244. Electrónica Digital Aplicada
  21. 21. Electrónica Digital Aplicada V1.0 2.13 Figura 2.17. Esquema digital del dispositivo 74LS245. Amplificador binario bidireccional: Se trata de un dispositivo amplificados como el caso del 74LS244 pero que además permite que las señales fluyan en los dos sentidos posibles un una conexión (no simultáneamente). El dispositivo mas clásico es el 74LS245, cuyo esquema digital lo podemos ver en la figura 2.17. En esta figura podemos ver que además de una señal para controlar la desconexión del dispositivo (/OE) también hay una señal para controlar el sentido de la información (DIR), de tal que si DIR = H la información fluye de los terminales An hacia los terminales Bn y si DIR = L la información fluye desde los terminales Bn hacia los terminales An. A esto se denomina “bidireccional”. Observando la figura y comparándola con la del 74LS244 (figura 2.16), podemos concluir que este dispositivo se basa en disponer de dos 74LS244 conectados en oposición y con un control de activación. Ver la referencia 74LS245. Electrónica Digital Aplicada
  22. 22. Electrónica Digital Aplicada V1.0 2.14 2.4.- Referencias del capítulo 2Electrónica Digital Aplicada
  23. 23. SN5400, SN54LS00, SN54S00 SN7400, SN74LS00, SN74S00 QUADRUPLE 2ĆINPUT POSITIVEĆNAND GATES SDLS025B − DECEMBER 1983 − REVISED OCTOBER 2003 1POST OFFICE BOX 655303 • DALLAS, TEXAS 75265 D Package Options Include Plastic Small-Outline (D, NS, PS), Shrink Small-Outline (DB), and Ceramic Flat (W) Packages, Ceramic Chip Carriers (FK), and Standard Plastic (N) and Ceramic (J) DIPs D Also Available as Dual 2-Input Positive-NAND Gate in Small-Outline (PS) Package SN5400 . . . J PACKAGE SN54LS00, SN54S00 . . . J OR W PACKAGE SN7400, SN74S00 . . . D, N, OR NS PACKAGE SN74LS00 . . . D, DB, N, OR NS PACKAGE (TOP VIEW) 1 2 3 4 5 6 7 14 13 12 11 10 9 8 1A 1B 1Y 2A 2B 2Y GND VCC 4B 4A 4Y 3B 3A 3Y SN5400 . . . W PACKAGE (TOP VIEW) 1 2 3 4 5 6 7 14 13 12 11 10 9 8 1A 1B 1Y VCC 2Y 2A 2B 4Y 4B 4A GND 3B 3A 3Y SN74LS00, SN74S00 . . . PS PACKAGE (TOP VIEW) 1 2 3 4 8 7 6 5 VCC 2B 2A 2Y 1A 1B 1Y GND 3 2 1 20 19 9 10 11 12 13 4 5 6 7 8 18 17 16 15 14 4A NC 4Y NC 3B 1Y NC 2A NC 2B 1B 1A NC 3Y 3A V 4B 2Y GND NC SN54LS00, SN54S00 . . . FK PACKAGE (TOP VIEW) CC NC − No internal connection description/ordering information These devices contain four independent 2-input NAND gates. The devices perform the Boolean function Y = A • B or Y = A + B in positive logic. Copyright © 2003, Texas Instruments IncorporatedPRODUCTION DATA information is current as of publication date. Products conform to specifications per the terms of Texas Instruments standard warranty. Production processing does not necessarily include testing of all parameters. Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of Texas Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet. On products compliant to MILĆPRFĆ38535, all parameters are tested unless otherwise noted. On all other products, production processing does not necessarily include testing of all parameters. Electrónica Digital Aplicada
  24. 24. SN5400, SN54LS00, SN54S00 SN7400, SN74LS00, SN74S00 QUADRUPLE 2ĆINPUT POSITIVEĆNAND GATES SDLS025B − DECEMBER 1983 − REVISED OCTOBER 2003 2 POST OFFICE BOX 655303 • DALLAS, TEXAS 75265 description/ordering information (continued) ORDERING INFORMATION TA PACKAGE† ORDERABLE PART NUMBER TOP-SIDE MARKING SN7400N SN7400N PDIP − N Tube SN74LS00N SN74LS00NPDIP − N Tube SN74S00N SN74S00N Tube SN7400D 7400 Tape and reel SN7400DR 7400 SOIC − D Tube SN74LS00D LS00SOIC − D Tape and reel SN74LS00DR LS00 0°C to 70°C Tube SN74S00D S00 0 C to 70 C Tape and reel SN74S00DR S00 SN7400NSR SN7400 SOP − NS Tape and reel SN74LS00NSR 74LS00SOP − NS Tape and reel SN74S00NSR 74S00 SOP − PS Tape and reel SN74LS00PSR LS00 SOP − PS Tape and reel SN74S00PSR S00 SSOP − DB Tape and reel SN74LS00DBR LS00 SNJ5400J SNJ5400J CDIP − J Tube SNJ54LS00J SNJ54LS00JCDIP − J Tube SNJ54S00J SNJ54S00J −55°C to 125°C SNJ5400W SNJ5400W −55°C to 125°C CFP − W Tube SNJ54LS00W SNJ54LS00WCFP − W Tube SNJ54S00W SNJ54S00W LCCC − FK Tube SNJ54LS00FK SNJ54LS00FK LCCC − FK Tube SNJ54S00FK SNJ54S00FK † Package drawings, standard packing quantities, thermal data, symbolization, and PCB design guidelines are available at www.ti.com/sc/package. FUNCTION TABLE (each gate) INPUTS OUTPUT A B OUTPUT Y H H L L X H X L H logic diagram, each gate (positive logic) A B Y Electrónica Digital Aplicada
  25. 25. SN5400, SN54LS00, SN54S00 SN7400, SN74LS00, SN74S00 QUADRUPLE 2ĆINPUT POSITIVEĆNAND GATES SDLS025B − DECEMBER 1983 − REVISED OCTOBER 2003 3POST OFFICE BOX 655303 • DALLAS, TEXAS 75265 schematic ’00 GND Y 130 Ω VCC 4 kΩ A 1.6 kΩ 1 kΩ B VCC Resistor values shown are nominal. Y GND 3 kΩ 4 kΩ 120 Ω8 kΩ20 kΩ 1.5 kΩ 12 kΩ A B 2.8 kΩ 900 Ω B A 500 Ω 250 Ω 3.5 kΩ ’LS00 ’S00 VCC Y GND 50 Ω Electrónica Digital Aplicada
  26. 26. SN5400, SN54LS00, SN54S00 SN7400, SN74LS00, SN74S00 QUADRUPLE 2ĆINPUT POSITIVEĆNAND GATES SDLS025B − DECEMBER 1983 − REVISED OCTOBER 2003 4 POST OFFICE BOX 655303 • DALLAS, TEXAS 75265 absolute maximum ratings over operating free-air temperature (unless otherwise noted)† Supply voltage, VCC (see Note 1) 7 V. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Input voltage: ’00, ’S00 5.5 V. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ’LS00 7 V. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Package thermal impedance, θJA (see Note 2): D package 86°C/W. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . DB package 96°C/W. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . N package 80°C/W. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . NS package 76°C/W. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . PS package 95°C/W. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Storage temperature range, Tstg −65°C to 150°C. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . † Stresses beyond those listed under “absolute maximum ratings” may cause permanent damage to the device. These are stress ratings only, and functional operation of the device at these or any other conditions beyond those indicated under “recommended operating conditions” is not implied. Exposure to absolute-maximum-rated conditions for extended periods may affect device reliability. NOTES: 1. Voltage values are with respect to network ground terminal. 2. The package termal impedance is calculated in accordance with JESD 51-7. recommended operating conditions (see Note 3) SN5400 SN7400 UNIT MIN NOM MAX MIN NOM MAX UNIT VCC Supply voltage 4.5 5 5.5 4.75 5 5.25 V VIH High-level input voltage 2 2 V VIL Low-level input voltage 0.8 0.8 V IOH High-level output current −0.4 −0.4 mA IOL Low-level output current 16 16 mA TA Operating free-air temperature −55 125 0 70 °C NOTE 3: All unused inputs of the device must be held at VCC or GND to ensure proper device operation. Refer to the TI application report, Implications of Slow or Floating CMOS Inputs, literature number SCBA004. electrical characteristics over recommended operating free-air temperature range (unless otherwise noted) PARAMETER TEST CONDITIONS‡ SN5400 SN7400 UNITPARAMETER TEST CONDITIONS‡ MIN TYP§ MAX MIN TYP§ MAX UNIT VIK VCC = MIN, II = −12 mA −1.5 −1.5 V VOH VCC = MIN, VIL = 0.8 V, IOH = −0.4 mA 2.4 3.4 2.4 3.4 V VOL VCC = MIN, VIH = 2 V, IOL = 16 mA 0.2 0.4 0.2 0.4 V II VCC = MAX, VI = 5.5 V 1 1 mA IIH VCC = MAX, VI = 2.4 V 40 40 µA IIL VCC = MAX, VI = 0.4 V −1.6 −1.6 mA IOS¶ VCC = MAX −20 −55 −18 −55 mA ICCH VCC = MAX, VI = 0 V 4 8 4 8 mA ICCL VCC = MAX, VI = 4.5 V 12 22 12 22 mA ‡ For conditions shown as MIN or MAX, use the appropriate value specified under recommended operating conditions. § All typical values are at VCC = 5 V, TA = 25°C. ¶ Not more than one output should be shorted at a time. Electrónica Digital Aplicada
  27. 27. SN5400, SN54LS00, SN54S00 SN7400, SN74LS00, SN74S00 QUADRUPLE 2ĆINPUT POSITIVEĆNAND GATES SDLS025B − DECEMBER 1983 − REVISED OCTOBER 2003 5POST OFFICE BOX 655303 • DALLAS, TEXAS 75265 switching characteristics, VCC = 5 V, TA = 25°C (see Figure 1) PARAMETER FROM (INPUT) TO (OUTPUT) TEST CONDITIONS SN5400 SN7400 UNITPARAMETER (INPUT) (OUTPUT) TEST CONDITIONS MIN TYP MAX UNIT (INPUT) (OUTPUT) MIN TYP MAX tPLH A or B Y RL = 400 Ω, CL = 15 pF 11 22 ns tPHL A or B Y RL = 400 Ω, CL = 15 pF 7 15 ns recommended operating conditions (see Note 4) SN54LS00 SN74LS00 UNIT MIN NOM MAX MIN NOM MAX UNIT VCC Supply voltage 4.5 5 5.5 4.75 5 5.25 V VIH High-level input voltage 2 2 V VIL Low-level input voltage 0.7 0.8 V IOH High-level output current −0.4 −0.4 mA IOL Low-level output current 4 8 mA TA Operating free-air temperature −55 125 0 70 °C NOTE 4: All unused inputs of the device must be held at VCC or GND to ensure proper device operation. Refer to the TI application report, Implications of Slow or Floating CMOS Inputs, literature number SCBA004. electrical characteristics over recommended operating free-air temperature range (unless otherwise noted) PARAMETER TEST CONDITIONS† SN54LS00 SN74LS00 UNITPARAMETER TEST CONDITIONS† MIN TYP‡ MAX MIN TYP‡ MAX UNIT VIK VCC = MIN, II = −18 mA −1.5 −1.5 V VOH VCC = MIN, VIL = MAX, IOH = −0.4 mA 2.5 3.4 2.7 3.4 V VOL VCC = MIN, VIH = 2 V IOL = 4 mA 0.25 0.4 0.25 0.4 VVOL VCC = MIN, VIH = 2 V IOL = 8mA 0.35 0.5 V II VCC = MAX, VI = 7 V 0.1 0.1 mA IIH VCC = MAX, VI = 2.7V 20 20 µA IIL VCC = MAX, VI = 0.4 V −0.4 −0.4 mA IOS§ VCC = MAX −20 −100 −20 −100 mA ICCH VCC = MAX, VI = 0 V 0.8 1.6 0.8 1.6 mA ICCL VCC = MAX, VI = 4.5 V 2.4 4.4 2.4 4.4 mA † For conditions shown as MIN or MAX, use the appropriate value specified under recommended operating conditions. ‡ All typical values are at VCC = 5 V, TA = 25°C. § Not more than one output should be shorted at a time. switching characteristics, VCC = 5 V, TA = 25°C (see Figure 1) PARAMETER FROM (INPUT) TO (OUTPUT) TEST CONDITIONS SN54LS00 SN74LS00 UNITPARAMETER (INPUT) (OUTPUT) TEST CONDITIONS MIN TYP MAX UNIT (INPUT) (OUTPUT) MIN TYP MAX tPLH A or B Y RL = 2 kΩ, CL = 15 pF 9 15 ns tPHL A or B Y RL = 2 kΩ, CL = 15 pF 10 15 ns Electrónica Digital Aplicada
  28. 28. SN5400, SN54LS00, SN54S00 SN7400, SN74LS00, SN74S00 QUADRUPLE 2ĆINPUT POSITIVEĆNAND GATES SDLS025B − DECEMBER 1983 − REVISED OCTOBER 2003 6 POST OFFICE BOX 655303 • DALLAS, TEXAS 75265 recommended operating conditions (see Note 5) SN54S00 SN74S00 UNIT MIN NOM MAX MIN NOM MAX UNIT VCC Supply voltage 4.5 5 5.5 4.75 5 5.25 V VIH High-level input voltage 2 2 V VIL Low-level input voltage 0.8 0.8 V IOH High-level output current −1 −1 mA IOL Low-level output current 20 20 mA TA Operating free-air temperature −55 125 0 70 °C NOTE 5: All unused inputs of the device must be held at VCC or GND to ensure proper device operation. Refer to the TI application report, Implications of Slow or Floating CMOS Inputs, literature number SCBA004. electrical characteristics over recommended operating free-air temperature range (unless otherwise noted) PARAMETER TEST CONDITIONS† SN54S00 SN74S00 UNITPARAMETER TEST CONDITIONS† MIN TYP‡ MAX MIN TYP‡ MAX UNIT VIK VCC = MIN, II = −18 mA −1.2 −1.2 V VOH VCC = MIN, VIL = 0.8 V, IOH = −1 mA 2.5 3.4 2.7 3.4 V VOL VCC = MIN, VIH = 2 V, IOL = 20 mA 0.5 0.5 V II VCC = MAX, VI = 5.5 V 1 1 mA IIH VCC = MAX, VI = 2.7 V 50 50 µA IIL VCC = MAX, VI = 0.5V −2 −2 mA IOS§ VCC = MAX −40 −100 −40 −100 mA ICCH VCC = MAX, VI = 0 V 10 16 10 16 mA ICCL VCC = MAX, VI = 4.5 V 20 36 20 36 mA † For conditions shown as MIN or MAX, use the appropriate value specified under recommended operating conditions. ‡ All typical values are at VCC = 5 V, TA = 25°C. § Not more than one output should be shorted at a time. switching characteristics, VCC = 5 V, TA = 25°C (see Figure 1) PARAMETER FROM (INPUT) TO (OUTPUT) TEST CONDITIONS SN54S00 SN74S00 UNITPARAMETER (INPUT) (OUTPUT) TEST CONDITIONS MIN TYP MAX UNIT (INPUT) (OUTPUT) MIN TYP MAX tPLH A or B Y RL = 280 Ω, CL = 15 pF 3 4.5 ns tPHL A or B Y RL = 280 Ω, CL = 15 pF 3 5 ns tPLH A or B Y RL = 280 Ω, CL = 50 pF 4.5 ns tPHL A or B Y RL = 280 Ω, CL = 50 pF 5 ns Electrónica Digital Aplicada
  29. 29. SN5400, SN54LS00, SN54S00 SN7400, SN74LS00, SN74S00 QUADRUPLE 2ĆINPUT POSITIVEĆNAND GATES SDLS025B − DECEMBER 1983 − REVISED OCTOBER 2003 7POST OFFICE BOX 655303 • DALLAS, TEXAS 75265 PARAMETER MEASUREMENT INFORMATION SERIES 54/74 DEVICES tPHL tPLH tPLH tPHL LOAD CIRCUIT FOR 3-STATE OUTPUTS High-Level Pulse Low-Level Pulse VOLTAGE WAVEFORMS PULSE DURATIONS Input Out-of-Phase Output (see Note D) 3 V 0 V VOL VOH VOH VOL In-Phase Output (see Note D) VOLTAGE WAVEFORMS PROPAGATION DELAY TIMES VCC RL Test Point From Output Under Test CL (see Note A) LOAD CIRCUIT FOR OPEN-COLLECTOR OUTPUTS LOAD CIRCUIT FOR 2-STATE TOTEM-POLE OUTPUTS (see Note B) VCC RL From Output Under Test CL (see Note A) Test Point (see Note B) VCC RL From Output Under Test CL (see Note A) Test Point 1 kΩ NOTES: A. CL includes probe and jig capacitance. B. All diodes are 1N3064 or equivalent. C. Waveform 1 is for an output with internal conditions such that the output is low except when disabled by the output control. Waveform 2 is for an output with internal conditions such that the output is high except when disabled by the output control. D. S1 and S2 are closed for tPLH, tPHL, tPHZ, and tPLZ; S1 is open and S2 is closed for tPZH; S1 is closed and S2 is open for tPZL. E. All input pulses are supplied by generators having the following characteristics: PRR ≤ 1 MHz, ZO ≈ 50 Ω; tr and tf ≤ 7 ns for Series 54/74 devices and tr and tf ≤ 2.5 ns for Series 54S/74S devices. F. The outputs are measured one at a time with one input transition per measurement. S1 S2 tPHZ tPLZtPZL tPZH 3 V 3 V 0 V 0 V th tsu VOLTAGE WAVEFORMS SETUP AND HOLD TIMES Timing Input Data Input 3 V 0 V Output Control (low-level enabling) Waveform 1 (see Notes C and D) Waveform 2 (see Notes C and D) ≈1.5 V VOH − 0.5 V VOL + 0.5 V ≈1.5 V VOLTAGE WAVEFORMS ENABLE AND DISABLE TIMES, 3-STATE OUTPUTS 1.5 V 1.5 V 1.5 V 1.5 V 1.5 V 1.5 V 1.5 V 1.5 V 1.5 V 1.5 V 1.5 V tw 1.5 V 1.5 V 1.5 V 1.5 V 1.5 V 1.5 V VOH VOL Figure 1. Load Circuits and Voltage Waveforms Electrónica Digital Aplicada
  30. 30. Electrónica Digital Aplicada
  31. 31. Electrónica Digital Aplicada
  32. 32. Electrónica Digital Aplicada
  33. 33. Electrónica Digital Aplicada
  34. 34. Electrónica Digital Aplicada
  35. 35. SN5404, SN54LS04, SN54S04, SN7404, SN74LS04, SN74S04 HEX INVERTERS SDLS029C − DECEMBER 1983 − REVISED JANUARY 2004 1POST OFFICE BOX 655303 • DALLAS, TEXAS 75265 D Dependable Texas Instruments Quality and Reliability description/ordering information These devices contain six independent inverters. Copyright © 2004, Texas Instruments Incorporated Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of Texas Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet. 1 2 3 4 5 6 7 14 13 12 11 10 9 8 1A 1Y 2A 2Y 3A 3Y GND VCC 6A 6Y 5A 5Y 4A 4Y SN5404 . . . J PACKAGE SN54LS04, SN54S04 . . . J OR W PACKAGE SN7404, SN74S04 . . . D, N, OR NS PACKAGE SN74LS04 . . . D, DB, N, OR NS PACKAGE (TOP VIEW) 1 2 3 4 5 6 7 14 13 12 11 10 9 8 1A 2Y 2A VCC 3A 3Y 4A 1Y 6A 6Y GND 5Y 5A 4Y SN5404 . . . W PACKAGE (TOP VIEW) 3 2 1 20 19 9 10 11 12 13 4 5 6 7 8 18 17 16 15 14 6Y NC 5A NC 5Y 2A NC 2Y NC 3A SN54LS04, SN54S04 . . . FK PACKAGE (TOP VIEW) 1Y 1A NC 4Y 4A6A 3Y GND NC NC − No internal connection VCC PRODUCTION DATA information is current as of publication date. Products conform to specifications per the terms of Texas Instruments standard warranty. Production processing does not necessarily include testing of all parameters. On products compliant to MILĆPRFĆ38535, all parameters are tested unless otherwise noted. On all other products, production processing does not necessarily include testing of all parameters. Electrónica Digital Aplicada
  36. 36. SN5404, SN54LS04, SN54S04, SN7404, SN74LS04, SN74S04 HEX INVERTERS SDLS029C − DECEMBER 1983 − REVISED JANUARY 2004 2 POST OFFICE BOX 655303 • DALLAS, TEXAS 75265 ORDERING INFORMATION TA PACKAGE† ORDERABLE PART NUMBER TOP-SIDE MARKING Tube SN7404N SN7404N PDIP − N Tube SN74LS04N SN74LS04NPDIP − N Tube SN74S04N SN74S04N Tube SN7404D 7404 Tape and reel SN7404DR 7404 SOIC − D Tube SN74LS04D LS04 0°C to 70°C SOIC − D Tape and reel SN74LS04DR LS04 0 C to 70 C Tube SN74S04D S04 Tape and reel SN74S04DR S04 Tape and reel SN7404NSR SN7404 SOP − NS Tape and reel SN74LS04NSR 74LS04SOP − NS Tape and reel SN74S04NSR 74S04 SSOP − DB Tape and reel SN74LS04DBR LS04 Tube SN5404J SN5404J Tube SNJ5404J SNJ5404J CDIP − J Tube SN54LS04J SN54LS04J CDIP − J Tube SN54S04J SN54S04J Tube SNJ54LS04J SNJ54LS04J −55°C to 125°C Tube SNJ54S04J SNJ54S04J−55 C to 125 C Tube SNJ5404W SNJ5404W CFP − W Tube SNJ54LS04W SNJ54LS04WCFP − W Tube SNJ54S04W SNJ54S04W LCCC − FK Tube SNJ54LS04FK SNJ54LS04FK LCCC − FK Tube SNJ54S04FK SNJ54S04FK † Package drawings, standard packing quantities, thermal data, symbolization, and PCB design guidelines are available at www.ti.com/sc/package. FUNCTION TABLE (each inverter) INPUT A OUTPUT Y H L L H Electrónica Digital Aplicada
  37. 37. SN5404, SN54LS04, SN54S04, SN7404, SN74LS04, SN74S04 HEX INVERTERS SDLS029C − DECEMBER 1983 − REVISED JANUARY 2004 3POST OFFICE BOX 655303 • DALLAS, TEXAS 75265 logic diagram (positive logic) 1A 2A 3A 4A 5A 6A 1Y 2Y 3Y 4Y 5Y 6Y Y = A Electrónica Digital Aplicada
  38. 38. SN5404, SN54LS04, SN54S04, SN7404, SN74LS04, SN74S04 HEX INVERTERS SDLS029C − DECEMBER 1983 − REVISED JANUARY 2004 4 POST OFFICE BOX 655303 • DALLAS, TEXAS 75265 schematics (each gate) Input A VCC Output Y GND 130 Ω 1 kΩ 1.6 kΩ ’04 4 kΩ Input A VCC Output Y GND 20 kΩ 120 Ω ’LS04 8 kΩ 12 kΩ 1.5 kΩ 3 kΩ 4 kΩ Input A VCC Output Y GND 2.8 kΩ 900 Ω ’S04 50 Ω 3.5 kΩ 250 Ω 500 Ω Resistor values shown are nominal. Electrónica Digital Aplicada
  39. 39. SN5404, SN54LS04, SN54S04, SN7404, SN74LS04, SN74S04 HEX INVERTERS SDLS029C − DECEMBER 1983 − REVISED JANUARY 2004 5POST OFFICE BOX 655303 • DALLAS, TEXAS 75265 absolute maximum ratings over operating free-air temperature range (unless otherwise noted)† Supply voltage, VCC (see Note 1) 7 V. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Input voltage, VI: ’04, ’S04 5.5 V. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ’LS04 7 V. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Package thermal impedance, θJA (see Note 2): D package 86°C/W. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . DB package 96°C/W. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . N package 80°C/W. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . NS package 76°C/W. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Storage temperature range, Tstg −65°C to 150°C. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . † Stresses beyond those listed under “absolute maximum ratings” may cause permanent damage to the device. This are stress ratings only, and functional operation of the device at these or any other conditions beyond those indicated under “recommended operating conditions” is not implied. Exposure to absolute-maximum-rated conditions for extended periods may affect device reliability. NOTES: 1. Voltage values are with respect to network ground terminal. 2. The package thermal impedance is calculated in accordance with JESD 51-7. recommended operating conditions (see Note 3) SN5404 SN7404SN5404 SN7404 UNIT MIN NOM MAX MIN NOM MAX UNIT VCC Supply voltage 4.5 5 5.5 4.75 5 5.25 V VIH High-level input voltage 2 2 V VIL Low-level input voltage 0.8 0.8 V IOH High-level output current −0.4 −0.4 mA IOL Low-level output current 16 16 mA TA Operating free-air temperature −55 125 0 70 °C NOTE 3: All unused inputs of the device must be held at VCC or GND to ensure proper device operation. Refer to the TI application report, Implications of Slow or Floating CMOS Inputs, literature number SCBA004. electrical characteristics over recommended operating free-air temperature range (unless otherwise noted) PARAMETER TEST CONDITIONS‡ SN5404 SN7404 UNITPARAMETER TEST CONDITIONS‡ MIN TYP§ MAX MIN TYP§ MAX UNIT VIK VCC = MIN, II = −12 mA −1.5 −1.5 V VOH VCC = MIN, VIL = 0.8 V, IOH = −0.4 mA 2.4 3.4 2.4 3.4 V VOL VCC = MIN, VIH = 2 V, IOL = 16 mA 0.2 0.4 0.2 0.4 V II VCC = MAX, VI = 5.5 V 1 1 mA IIH VCC = MAX, VI = 2.4 V 40 40 µA IIL VCC = MAX, VI = 0.4 V −1.6 −1.6 mA IOS¶ VCC = MAX −20 −55 −18 −55 mA ICCH VCC = MAX, VI = 0 V 6 12 6 12 mA ICCL VCC = MAX, VI = 4.5 V 18 33 18 33 mA ‡ For conditions shown as MIN or MAX, use the appropriate value specified under recommended operating conditions. § All typical values are at VCC = 5 V, TA = 25°C. ¶ Not more than one output should be shorted at a time. Electrónica Digital Aplicada
  40. 40. SN5404, SN54LS04, SN54S04, SN7404, SN74LS04, SN74S04 HEX INVERTERS SDLS029C − DECEMBER 1983 − REVISED JANUARY 2004 6 POST OFFICE BOX 655303 • DALLAS, TEXAS 75265 switching characteristics, VCC = 5 V, TA = 25°C (see Figure 1) PARAMETER FROM (INPUT) TO (OUTPUT) TEST CONDITIONS SN5404 SN7404 UNITPARAMETER (INPUT) (OUTPUT) TEST CONDITIONS MIN TYP MAX UNIT tPLH A Y RL = 400 Ω, CL = 15 pF 12 22 ns tPHL A Y RL = 400 Ω, CL = 15 pF 8 15 ns recommended operating conditions (see Note 3) SN54LS04 SN74LS04SN54LS04 SN74LS04 UNIT MIN NOM MAX MIN NOM MAX UNIT VCC Supply voltage 4.5 5 5.5 4.75 5 5.25 V VIH High-level input voltage 2 2 V VIL Low-level input voltage 0.7 0.8 V IOH High-level output current −0.4 −0.4 mA IOL Low-level output current 4 8 mA TA Operating free-air temperature −55 125 0 70 °C NOTE 3: All unused inputs of the device must be held at VCC or GND to ensure proper device operation. Refer to the TI application report, Implications of Slow or Floating CMOS Inputs, literature number SCBA004. electrical characteristics over recommended operating free-air temperature range (unless otherwise noted) PARAMETER TEST CONDITIONS† SN54LS04 SN74LS04 UNITPARAMETER TEST CONDITIONS† MIN TYP‡ MAX MIN TYP‡ MAX UNIT VIK VCC = MIN, II = −18 mA −1.5 −1.5 V VOH VCC = MIN, VIL = MAX, IOH = −0.4 mA 2.5 3.4 2.7 3.4 V VOL VCC = MIN, VIH = 2 V IOL = 4 mA 0.25 0.4 0.4 VVOL VCC = MIN, VIH = 2 V IOL = 8 mA 0.25 0.5 V II VCC = MAX, VI = 7 V 0.1 0.1 mA IIH VCC = MAX, VI = 2.7 V 20 20 µA IIL VCC = MAX, VI = 0.4 V −0.4 −0.4 mA IOS§ VCC = MAX −20 −100 −20 −100 mA ICCH VCC = MAX, VI = 0 V 1.2 2.4 1.2 2.4 mA ICCL VCC = MAX, VI = 4.5 V 3.6 6.6 3.6 6.6 mA † For conditions shown as MIN or MAX, use the appropriate value specified under recommended operating conditions. ‡ All typical values are at VCC = 5 V, TA = 25°C. § Not more than one output should be shorted at a time, and the duration of the short-circuit should not exceed one second. switching characteristics, VCC = 5 V, TA = 25°C (see Figure 2) PARAMETER FROM (INPUT) TO (OUTPUT) TEST CONDITIONS SN54LS04 SN74LS04 UNITPARAMETER (INPUT) (OUTPUT) TEST CONDITIONS MIN TYP MAX UNIT tPLH A Y RL = 2 kΩ, CL = 15 pF 9 15 ns tPHL A Y RL = 2 kΩ, CL = 15 pF 10 15 ns Electrónica Digital Aplicada
  41. 41. SN5404, SN54LS04, SN54S04, SN7404, SN74LS04, SN74S04 HEX INVERTERS SDLS029C − DECEMBER 1983 − REVISED JANUARY 2004 7POST OFFICE BOX 655303 • DALLAS, TEXAS 75265 recommended operating conditions (see Note 3) SN54S04 SN74S04SN54S04 SN74S04 UNIT MIN NOM MAX MIN NOM MAX UNIT VCC Supply voltage 4.5 5 5.5 4.75 5 5.25 V VIH High-level input voltage 2 2 V VIL Low-level input voltage 0.8 0.8 V IOH High-level output current −1 −1 mA IOL Low-level output current 20 20 mA TA Operating free-air temperature −55 125 0 70 °C NOTE 3: All unused inputs of the device must be held at VCC or GND to ensure proper device operation. Refer to the TI application report, Implications of Slow or Floating CMOS Inputs, literature number SCBA004. electrical characteristics over recommended operating free-air temperature range (unless otherwise noted) PARAMETER TEST CONDITIONS† SN54S04 SN74S04 UNITPARAMETER TEST CONDITIONS† MIN TYP‡ MAX MIN TYP‡ MAX UNIT VIK VCC = MIN, II = −18 mA −1.2 −1.2 V VOH VCC = MIN, VIL = 0.8 V, IOH = −1 mA 2.5 3.4 2.7 3.4 V VOL VCC = MIN, VIH = 2 V, IOL = 20 mA 0.5 0.5 V II VCC = MAX, VI = 5.5 V 1 1 mA IIH VCC = MAX, VI = 2.7 V 50 50 µA IIL VCC = MAX, VI = 0.5 V −2 −2 mA IOS§ VCC = MAX −40 −100 −40 −100 mA ICCH VCC = MAX, VI = 0 V 15 24 15 24 mA ICCL VCC = MAX, VI = 4.5 V 30 54 30 54 mA † For conditions shown as MIN or MAX, use the appropriate value specified under recommended operating conditions. ‡ All typical values are at VCC = 5 V, TA = 25°C. § Not more than one output should be shorted at a time, and the duration of the short-circuit should not exceed one second. switching characteristics, VCC = 5 V, TA = 25°C (see Figure 1) PARAMETER FROM (INPUT) TO (OUTPUT) TEST CONDITIONS SN54S04 SN74S04 UNITPARAMETER (INPUT) (OUTPUT) TEST CONDITIONS MIN TYP MAX UNIT tPLH A Y RL = 280 Ω, CL = 15 pF 3 4.5 ns tPHL A Y RL = 280 Ω, CL = 15 pF 3 5 ns tPLH A Y RL = 280 Ω, CL = 50 pF 4.5 ns tPHL A Y RL = 280 Ω, CL = 50 pF 5 ns Electrónica Digital Aplicada
  42. 42. SN5404, SN54LS04, SN54S04, SN7404, SN74LS04, SN74S04 HEX INVERTERS SDLS029C − DECEMBER 1983 − REVISED JANUARY 2004 8 POST OFFICE BOX 655303 • DALLAS, TEXAS 75265 PARAMETER MEASUREMENT INFORMATION SERIES 54/74 AND 54S/74S DEVICES tPHL tPLH tPLH tPHL LOAD CIRCUIT FOR 3-STATE OUTPUTS High-Level Pulse Low-Level Pulse VOLTAGE WAVEFORMS PULSE DURATIONS Input Out-of-Phase Output (see Note D) 3 V 0 V VOL VOH VOH VOL In-Phase Output (see Note D) VOLTAGE WAVEFORMS PROPAGATION DELAY TIMES VCC RL Test Point From Output Under Test CL (see Note A) LOAD CIRCUIT FOR OPEN-COLLECTOR OUTPUTS LOAD CIRCUIT FOR 2-STATE TOTEM-POLE OUTPUTS (see Note B) VCC RL From Output Under Test CL (see Note A) Test Point (see Note B) VCC RL From Output Under Test CL (see Note A) Test Point 1 kΩ NOTES: A. CL includes probe and jig capacitance. B. All diodes are 1N3064 or equivalent. C. Waveform 1 is for an output with internal conditions such that the output is low, except when disabled by the output control. Waveform 2 is for an output with internal conditions such that the output is high, except when disabled by the output control. D. S1 and S2 are closed for tPLH, tPHL, tPHZ, and tPLZ; S1 is open and S2 is closed for tPZH; S1 is closed and S2 is open for tPZL. E. All input pulses are supplied by generators having the following characteristics: PRR ≤ 1 MHz, ZO ≈ 50 Ω; tr and tf ≤ 7 ns for Series 54/74 devices and tr and tf ≤ 2.5 ns for Series 54S/74S devices. F. The outputs are measured one at a time, with one input transition per measurement. S1 S2 tPHZ tPLZtPZL tPZH 3 V 3 V 0 V 0 V th tsu VOLTAGE WAVEFORMS SETUP AND HOLD TIMES Timing Input Data Input 3 V 0 V Output Control (low-level enabling) Waveform 1 (see Notes C and D) Waveform 2 (see Notes C and D) ≈1.5 V VOH − 0.5 V VOL + 0.5 V ≈1.5 V VOLTAGE WAVEFORMS ENABLE AND DISABLE TIMES, 3-STATE OUTPUTS 1.5 V 1.5 V 1.5 V 1.5 V 1.5 V 1.5 V 1.5 V 1.5 V 1.5 V 1.5 V 1.5 V tw 1.5 V 1.5 V 1.5 V 1.5 V 1.5 V 1.5 V VOH VOL Figure 1. Load Circuits and Voltage Waveforms Electrónica Digital Aplicada
  43. 43. SN5404, SN54LS04, SN54S04, SN7404, SN74LS04, SN74S04 HEX INVERTERS SDLS029C − DECEMBER 1983 − REVISED JANUARY 2004 9POST OFFICE BOX 655303 • DALLAS, TEXAS 75265 PARAMETER MEASUREMENT INFORMATION SERIES 54LS/74LS DEVICES tPHL tPLH tPLH tPHL LOAD CIRCUIT FOR 3-STATE OUTPUTS High-Level Pulse Low-Level Pulse VOLTAGE WAVEFORMS PULSE DURATIONS Input Out-of-Phase Output (see Note D) 3 V 0 V VOL VOH VOH VOL In-Phase Output (see Note D) VOLTAGE WAVEFORMS PROPAGATION DELAY TIMES VCC RL Test Point From Output Under Test CL (see Note A) LOAD CIRCUIT FOR OPEN-COLLECTOR OUTPUTS LOAD CIRCUIT FOR 2-STATE TOTEM-POLE OUTPUTS (see Note B) VCC RL From Output Under Test CL (see Note A) Test Point (see Note B) VCC RL From Output Under Test CL (see Note A) Test Point 5 kΩ NOTES: A. CL includes probe and jig capacitance. B. All diodes are 1N3064 or equivalent. C. Waveform 1 is for an output with internal conditions such that the output is low, except when disabled by the output control. Waveform 2 is for an output with internal conditions such that the output is high, except when disabled by the output control. D. S1 and S2 are closed for tPLH, tPHL, tPHZ, and tPLZ; S1 is open and S2 is closed for tPZH; S1 is closed and S2 is open for tPZL. E. Phase relationships between inputs and outputs have been chosen arbitrarily for these examples. F. All input pulses are supplied by generators having the following characteristics: PRR ≤ 1 MHz, ZO ≈ 50 Ω, tr ≤ 1.5 ns, tf ≤ 2.6 ns. G. The outputs are measured one at a time, with one input transition per measurement. S1 S2 tPHZ tPLZtPZL tPZH 3 V 3 V 0 V 0 V th tsu VOLTAGE WAVEFORMS SETUP AND HOLD TIMES Timing Input Data Input 3 V 0 V Output Control (low-level enabling) Waveform 1 (see Notes C and D) Waveform 2 (see Notes C and D) ≈1.5 V VOH − 0.5 V VOL + 0.5 V ≈1.5 V VOLTAGE WAVEFORMS ENABLE AND DISABLE TIMES, 3-STATE OUTPUTS 1.3 V 1.3 V 1.3 V 1.3 V 1.3 V 1.3 V 1.3 V 1.3 V 1.3 V 1.3 V 1.3 V tw 1.3 V 1.3 V 1.3 V 1.3 V 1.3 V 1.3 V VOL VOH Figure 2. Load Circuits and Voltage Waveforms Electrónica Digital Aplicada
  44. 44. SN5408, SN54LS08, SN54S08 SN7408, SN74LS08, SN74S08 QUADRUPLE 2-INPUT POSITIVE-AND GATESSDLS033 – DECEMBER 1983 – REVISED MARCH 1988 1POST OFFICE BOX 655303 • DALLAS, TEXAS 75265 Copyright © 1988, Texas Instruments IncorporatedPRODUCTION DATA information is current as of publication date. Products conform to specifications per the terms of Texas Instruments standard warranty. Production processing does not necessarily include testing of all parameters. Electrónica Digital Aplicada
  45. 45. SN5408, SN54LS08, SN54S08 SN7408, SN74LS08, SN74S08 QUADRUPLE 2-INPUT POSITIVE-AND GATES SDLS033 – DECEMBER 1983 – REVISED MARCH 1988 2 POST OFFICE BOX 655303 • DALLAS, TEXAS 75265 Electrónica Digital Aplicada
  46. 46. SN5408, SN54LS08, SN54S08 SN7408, SN74LS08, SN74S08 QUADRUPLE 2-INPUT POSITIVE-AND GATES SDLS033 – DECEMBER 1983 – REVISED MARCH 1988 3POST OFFICE BOX 655303 • DALLAS, TEXAS 75265 Electrónica Digital Aplicada
  47. 47. SN5408, SN54LS08, SN54S08 SN7408, SN74LS08, SN74S08 QUADRUPLE 2-INPUT POSITIVE-AND GATES SDLS033 – DECEMBER 1983 – REVISED MARCH 1988 4 POST OFFICE BOX 655303 • DALLAS, TEXAS 75265 Electrónica Digital Aplicada
  48. 48. SN5408, SN54LS08, SN54S08 SN7408, SN74LS08, SN74S08 QUADRUPLE 2-INPUT POSITIVE-AND GATES SDLS033 – DECEMBER 1983 – REVISED MARCH 1988 5POST OFFICE BOX 655303 • DALLAS, TEXAS 75265 Electrónica Digital Aplicada
  49. 49. Electrónica Digital Aplicada
  50. 50. Electrónica Digital Aplicada
  51. 51. Electrónica Digital Aplicada
  52. 52. Electrónica Digital Aplicada
  53. 53. Electrónica Digital Aplicada
  54. 54. © Semiconductor Components Industries, LLC, 2011 May, 2011 Rev. 5 1 Publication Order Number: MC74VHC86/D MC74VHC86 Quad 2-Input XOR Gate The MC74VHC86 is an advanced high speed CMOS 2 input Exclusive OR gate fabricated with silicon gate CMOS technology. It achieves high speed operation similar to equivalent Bipolar Schottky TTL while maintaining CMOS low power dissipation. The internal circuit is composed of three stages, including a buffer output which provides high noise immunity and stable output. The inputs tolerate voltages up to 7 V, allowing the interface of 5 V systems to 3 V systems. Features • High Speed: tPD = 4.8 ns (Typ) at VCC = 5 V • Low Power Dissipation: ICC = 2 mA (Max) at TA = 25°C • High Noise Immunity: VNIH = VNIL = 28% VCC • Power Down Protection Provided on Inputs • Balanced Propagation Delays • Designed for 2 V to 5.5 V Operating Range • Low Noise: VOLP = 0.8 V (Max) • Pin and Function Compatible with Other Standard Logic Families • Latchup Performance Exceeds 300 mA • ESD Performance: Human Body Model (HBM) > 2000 V; Machine Model > 200 V • Chip Complexity: 56 FETs or 14 Equivalent Gates • These Devices are Pb Free and are RoHS Compliant Figure 1. Logic Diagram Y = AęB 3 Y1 1 A1 2 B1 6 Y2 4 A2 5 B2 8 Y3 9 A3 10 B3 11 Y4 12 A4 13 B4 Figure 2. Pinout: 14 Lead Packages (Top View) 1314 12 11 10 9 8 21 3 4 5 6 7 VCC B4 A4 Y4 B3 A3 Y3 A1 B1 Y1 A2 B2 Y2 GND MARKING DIAGRAMS TSSOP 14 DT SUFFIX CASE 948G1 SOEIAJ 14 M SUFFIX CASE 965 SOIC 14 D SUFFIX CASE 751A 1 See detailed ordering and shipping information in the package dimensions section on page 4 of this data sheet. ORDERING INFORMATION http://onsemi.com A = Assembly Location WL, L = Wafer Lot Y, YY = Year WW, W = Work Week G or G = Pb Free Package 1 14 VHC86 ALYWG VHC86G AWLYWW 1 14 VHC 86 ALYWG G 1 14 (Note: Microdot may be in either location) 1 14 Inputs Output FUNCTION TABLE A B Y L L H H L H L H L H H L Electrónica Digital Aplicada
  55. 55. MC74VHC86 http://onsemi.com 2 ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎMAXIMUM RATINGS ÎÎÎÎÎÎÎÎSymbolÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎParameter ÎÎÎÎÎÎÎÎÎÎValue ÎÎÎÎÎÎUnit ÎÎÎÎÎÎÎÎVCC ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎDC Supply Voltage ÎÎÎÎÎÎÎÎÎΖ0.5 to +7.0 ÎÎÎÎÎÎV ÎÎÎÎÎÎÎÎVin ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎDC Input Voltage ÎÎÎÎÎÎÎÎÎΖ0.5 to +7.0 ÎÎÎÎÎÎV ÎÎÎÎÎÎÎÎVout ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎDC Output Voltage ÎÎÎÎÎÎÎÎÎΖ0.5 to VCC +0.5ÎÎÎÎÎÎV ÎÎÎÎÎÎÎÎIIK ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎInput Diode Current ÎÎÎÎÎÎÎÎÎÎ20 ÎÎÎÎÎÎmA ÎÎÎÎÎÎÎÎIOK ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎOutput Diode Current ÎÎÎÎÎÎÎÎÎÎ$20 ÎÎÎÎÎÎmA ÎÎÎÎÎÎÎÎIout ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎDC Output Current, per Pin ÎÎÎÎÎÎÎÎÎÎ$25 ÎÎÎÎÎÎmA ÎÎÎÎÎÎÎÎICC ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎDC Supply Current, VCC and GND Pins ÎÎÎÎÎÎÎÎÎÎ$50 ÎÎÎÎÎÎmA ÎÎÎÎÎÎÎÎÎÎÎÎ PD ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Power Dissipation in Still Air, SOIC Packages† TSSOP Package† ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ 500 450 ÎÎÎÎÎÎÎÎÎ mW ÎÎÎÎÎÎÎÎ Tstg ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Storage Temperature ÎÎÎÎÎÎÎÎÎÎ –65 to +150 ÎÎÎÎÎÎ °C Stresses exceeding Maximum Ratings may damage the device. Maximum Ratings are stress ratings only. Functional operation above the Recommended Operating Conditions is not implied. Extended exposure to stresses above the Recommended Operating Conditions may affect device reliability. †Derating SOIC Packages: – 7 mW/°C from 65° to 125°C TSSOP Package: 6.1 mW/°C from 65° to 125°C RECOMMENDED OPERATING CONDITIONS ÎÎÎÎÎÎÎÎSymbol ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎParameter ÎÎÎÎÎÎÎÎÎÎMin ÎÎÎÎÎÎÎÎÎÎMax ÎÎÎÎÎÎÎÎUnit ÎÎÎÎÎÎÎÎVCC ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎDC Supply Voltage ÎÎÎÎÎÎÎÎÎÎ2.0 ÎÎÎÎÎÎÎÎÎÎ5.5 ÎÎÎÎÎÎÎÎV ÎÎÎÎÎÎÎÎVin ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎDC Input Voltage ÎÎÎÎÎÎÎÎÎÎ0 ÎÎÎÎÎÎÎÎÎÎ5.5 ÎÎÎÎÎÎÎÎV ÎÎÎÎÎÎÎÎVout ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎDC Output Voltage ÎÎÎÎÎÎÎÎÎÎ0 ÎÎÎÎÎÎÎÎÎÎVCC ÎÎÎÎÎÎÎÎV ÎÎÎÎÎÎÎÎTA ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎOperating Temperature, All Package Types ÎÎÎÎÎÎÎÎÎÎ55 ÎÎÎÎÎÎÎÎÎÎ+125 ÎÎÎÎÎÎÎΰC ÎÎÎÎÎÎÎÎÎÎÎÎ tr, tf ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Input Rise and Fall Time VCC = 3.3 V ±0.3 V VCC = 5.0 V ±0.5 V ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ 0 0 ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ 100 20 ÎÎÎÎÎÎÎÎÎÎÎÎ ns/V This device contains protection circuitry to guard against damage due to high static voltages or electric fields. However, precautions must be taken to avoid applications of any voltage higher than maximum rated voltages to this high impedance cir- cuit. For proper operation, Vin and Vout should be constrained to the range GND v (Vin or Vout) v VCC. Unused inputs must always be tied to an appropriate logic voltage level (e.g., either GND or VCC). Unused outputs must be left open. Electrónica Digital Aplicada
  56. 56. MC74VHC86 http://onsemi.com 3 ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎDC ELECTRICAL CHARACTERISTICS ÎÎÎÎÎÎÎÎÎÎÎÎSymbol ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎParameter ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎTest Conditions ÎÎÎÎÎÎÎÎÎ VCC V ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎTA = 25°C ÎÎÎÎÎÎÎÎÎÎÎÎÎÎTA = 55°C to +125°CÎÎÎÎÎÎÎÎÎUnit ÎÎÎÎÎÎÎÎMin ÎÎÎÎÎÎTypÎÎÎÎÎÎÎÎMax ÎÎÎÎÎÎÎÎMin ÎÎÎÎÎÎÎÎMax ÎÎÎÎÎÎÎÎÎÎÎÎ VIH ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ High Level Input Voltage ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎ 2.0 3.0 to 5.5 ÎÎÎÎÎÎÎÎÎÎÎÎ 1.50 VCC x 0.7 ÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎÎÎÎ 1.50 VCC x 0.7 ÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎ V ÎÎÎÎÎÎÎÎÎÎÎÎ VIL ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Low Level Input Voltage ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎ 2.0 3.0 to 5.5 ÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎÎÎÎ 0.50 VCC x 0.3 ÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎÎÎÎ 0.50 VCC x 0.3 ÎÎÎÎÎÎÎÎÎ V ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ VOH ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ High Level Output Voltage ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Vin = VIH or VIL IOH = 50 mA ÎÎÎÎÎÎÎÎÎÎÎÎ 2.0 3.0 4.5 ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ 1.9 2.9 4.4 ÎÎÎÎÎÎÎÎÎÎÎÎ 2.0 3.0 4.5 ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ 1.9 2.9 4.4 ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ V ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Vin = VIH or VIL IOH = 4 mA IOH = 8 mA ÎÎÎÎÎÎÎÎÎ 3.0 4.5 ÎÎÎÎÎÎÎÎÎÎÎÎ 2.58 3.94 ÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎÎÎÎ 2.48 3.80 ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ VOL ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Low Level Output Voltage ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Vin = VIH or VIL IOL = 50 mA ÎÎÎÎÎÎÎÎÎ 2.0 3.0 4.5 ÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎ 0 0 0 ÎÎÎÎÎÎÎÎÎÎÎÎ 0.1 0.1 0.1 ÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎÎÎÎ 0.1 0.1 0.1 ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ V ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Vin = VIH or VIL IOL = 4 mA IOL = 8 mA ÎÎÎÎÎÎÎÎÎ 3.0 4.5 ÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎÎÎÎ 0.36 0.36 ÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎÎÎÎ 0.44 0.44 ÎÎÎÎÎÎÎÎIin ÎÎÎÎÎÎÎÎÎÎÎÎÎÎInput Leakage Current ÎÎÎÎÎÎÎÎÎÎÎÎÎÎVin = 5.5 V or GND ÎÎÎÎÎÎ0 to 5.5 ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎα0.1 ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎα1.0 ÎÎÎÎÎÎmA ÎÎÎÎÎÎÎÎÎÎÎÎ ICC ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Quiescent Supply Current ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Vin = VCC or GND ÎÎÎÎÎÎÎÎÎ 5.5 ÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎÎÎÎ 2.0 ÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎÎÎÎ 20.0 ÎÎÎÎÎÎÎÎÎ mA ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎAC ELECTRICAL CHARACTERISTICS (Input tr = tf = 3.0ns) ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎSymbol ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎParameter ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎTest Conditions ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎTA = 25°C ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ TA = 55°C to +125°C ÎÎÎÎÎÎÎÎUnitÎÎÎÎÎÎÎÎMin ÎÎÎÎÎÎTypÎÎÎÎÎÎÎÎMax ÎÎÎÎÎÎMin ÎÎÎÎÎÎÎÎMax ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ tPLH, tPHL ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Propagation Delay, A or B to Y ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ VCC = 3.3 ± 0.3 V CL = 15 pF CL = 50 pF ÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎ 7.0 9.5 ÎÎÎÎÎÎÎÎÎÎÎÎ 11.0 14.5 ÎÎÎÎÎÎÎÎÎ 1.0 1.0 ÎÎÎÎÎÎÎÎÎÎÎÎ 13.0 16.5 ÎÎÎÎÎÎÎÎ ns ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ VCC = 5.0 ± 0.5 V CL = 15 pF CL = 50 pF ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ 4.8 6.3 ÎÎÎÎÎÎÎÎ 6.8 8.8 ÎÎÎÎÎÎ 1.0 1.0 ÎÎÎÎÎÎÎÎ 8.0 10.0 ÎÎÎÎÎÎÎÎCin ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎInput Capacitance ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ4 ÎÎÎÎÎÎÎÎ10 ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ10 ÎÎÎÎpF CPD Power Dissipation Capacitance (Note 1.) Typical @ 25°C, VCC = 5.0 V pF18 1. CPD is defined as the value of the internal equivalent capacitance which is calculated from the operating current consumption without load. Average operating current can be obtained by the equation: ICC(OPR) = CPD VCC fin + ICC /4 (per gate). CPD is used to determine the no load dynamic power consumption; PD = CPD VCC 2 fin + ICC VCC. NOISE CHARACTERISTICS (Input tr = tf = 3.0ns, CL = 50 pF, VCC = 5.0 V, Measured in SOIC Package) Symbol Characteristic TA = 25°C UnitTyp Max VOLP Quiet Output Maximum Dynamic VOL 0.3 0.8 V VOLV Quiet Output Minimum Dynamic VOL 0.3 0.8 V VIHD Minimum High Level Dynamic Input Voltage 3.5 V VILD Maximum Low Level Dynamic Input Voltage 1.5 V Electrónica Digital Aplicada
  57. 57. MC74VHC86 http://onsemi.com 4 ORDERING INFORMATION Device Package Shipping† MC74VHC86DR2G SOIC 14 (Pb Free) 2500 Tape Reel MC74VHC86DTG TSSOP 14 (Pb Free) 96 Units / Rail MC74VHC86DTR2G TSSOP 14 (Pb Free) 2500 Tape Reel MC74VHC86MELG SOEIAJ 14 (Pb Free) 2000 Tape Reel †For information on tape and reel specifications, including part orientation and tape sizes, please refer to our Tape and Reel Packaging Specifications Brochure, BRD8011/D. Figure 3. Switching Waveforms VCC GND 50% 50% VCC A or B Y tPHLtPLH *Includes all probe and jig capacitance Figure 4. Test Circuit CL* TEST POINT DEVICE UNDER TEST OUTPUT Figure 5. Input Equivalent Circuit INPUT Electrónica Digital Aplicada
  58. 58. SN54LS240, SN54LS241, SN54LS244, SN54S240, SN54S241, SN54S244 SN74LS240, SN74LS241, SN74LS244, SN74S240, SN74S241, SN74S244 OCTAL BUFFERS AND LINE DRIVERS WITH 3-STATE OUTPUTS SDLS144C − APRIL 1985 − REVISED MAY 2010 1POST OFFICE BOX 655303 • DALLAS, TEXAS 75265 D 3-State Outputs Drive Bus Lines or Buffer Memory Address Registers D PNP Inputs Reduce DC Loading D Hysteresis at Inputs Improves Noise Margins description These octal buffers and line drivers are designed specifically to improve both the performance and density of three-state memory address drivers, clock drivers, and bus-oriented receivers and transmitters. The designer has a choice of selected combinations of inverting and noninverting outputs, symmetrical, active-low output-control (G) inputs, and complementary output-control (G and G) inputs. These devices feature high fan-out, improved fan-in, and 400-mV noise margin. The SN74LS’ and SN74S’ devices can be used to drive terminated lines down to 133 Ω. Copyright © 2010, Texas Instruments IncorporatedPRODUCTION DATA information is current as of publication date. Products conform to specifications per the terms of Texas Instruments standard warranty. Production processing does not necessarily include testing of all parameters. Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of Texas Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet. 1 2 3 4 5 6 7 8 9 10 20 19 18 17 16 15 14 13 12 11 1G 1A1 2Y4 1A2 2Y3 1A3 2Y2 1A4 2Y1 GND VCC 2G/2G† 1Y1 2A4 1Y2 2A3 1Y3 2A2 1Y4 2A1 SN54LS’, SN54S’ . . . J OR W PACKAGE SN74LS240, SN74LS244 . . . DB, DW, N, OR NS PACKAGE SN74LS241 . . . DW, N, OR NS PACKAGE SN74S’ . . . DW OR N PACKAGE (TOP VIEW) 3 2 1 20 19 9 10 11 12 13 4 5 6 7 8 18 17 16 15 14 1Y1 2A4 1Y2 2A3 1Y3 1A2 2Y3 1A3 2Y2 1A4 SN54LS’, SN54S’ . . . FK PACKAGE (TOP VIEW) 2Y4 1A1 1G 1Y4 2A22G/2G 2Y1 GND 2A1 VCC † 2G for ’LS241 and ’S241 or 2G for all other drivers. † 2G for ’LS241 and ’S241 or 2G for all other drivers. † On products compliant to MIL-PRF-38535, all parameters are tested unless otherwise noted. On all other products, production processing does not necessarily include testing of all parameters. Electrónica Digital Aplicada
  59. 59. SN54LS240, SN54LS241, SN54LS244, SN54S240, SN54S241, SN54S244 SN74LS240, SN74LS241, SN74LS244, SN74S240, SN74S241, SN74S244 OCTAL BUFFERS AND LINE DRIVERS WITH 3-STATE OUTPUTS SDLS144C − APRIL 1985 − REVISED MAY 2010 2 POST OFFICE BOX 655303 • DALLAS, TEXAS 75265 ORDERING INFORMATION{ TA PACKAGE} ORDERABLE PART NUMBER TOP-SIDE MARKING SN74LS240N SN74LS240N SN74LS241N SN74LS241N PDIP N Tube SN74LS244N SN74LS244N PDIP − N Tube SN74S240N SN74S240N SN74S241N SN74S241N SN74S244N SN74S244N Tube SN74LS240DW LS240 Tape and reel SN74LS240DWR LS240 Tube SN74LS241DW LS241 Tape and reel SN74LS241DWR LS241 Tube SN74LS244DW LS244 0°C to 70°C SOIC DW Tape and reel SN74LS244DWR LS244 SOIC − DW Tube SN74S240DW S240 Tape and reel SN74S240DWR S240 Tube SN74S241DW S241 Tape and reel SN74S241DWR S241 Tube SN74S244DW S244 Tape and reel SN74S244DWR S244 SN74LS240NSR 74LS240 SOP − NS Tape and reel SN74LS241NSR 74LS241SOP NS Tape and reel SN74LS244NSR 74LS244 SSOP DB Tape and reel SN74LS240DBR LS240 SSOP − DB Tape and reel SN74LS244DBR LS244 † For the most current package and ordering information, see the Package Option Addendum at the end of this document, or see the TI web site at www.ti.com. ‡ Package drawings, thermal data, and symbolization are available at www.ti.com/packaging. Electrónica Digital Aplicada
  60. 60. SN54LS240, SN54LS241, SN54LS244, SN54S240, SN54S241, SN54S244 SN74LS240, SN74LS241, SN74LS244, SN74S240, SN74S241, SN74S244 OCTAL BUFFERS AND LINE DRIVERS WITH 3-STATE OUTPUTS SDLS144C − APRIL 1985 − REVISED MAY 2010 3POST OFFICE BOX 655303 • DALLAS, TEXAS 75265 ORDERING INFORMATION{ (CONTINUED) TA PACKAGE} ORDERABLE PART NUMBER TOP-SIDE MARKING SN54LS240J SN54LS240J SNJ54LS240J SNJ54LS240J SN54LS241J SN54LS241J SNJ54LS241J SNJ54LS241J SN54LS244J SN54LS244J CDIP J Tube SNJ54LS244J SNJ54LS244J CDIP − J Tube SN54S240J SN54S240J SNJ54S240J SNJ54S240J SN54S241J SN54S241J SNJ54S241J SNJ54S241J SN54S244J SN54S244J 55°C to 125°C SNJ54S244J SNJ54S244J −55°C to 125°C SNJ54LS240W SNJ54LS240W SNJ54LS241W SNJ54LS241W CFP W Tube SNJ54LS244W SNJ54LS244W CFP − W Tube SNJ54S240W SNJ54S240W SNJ54S241W SNJ54S241W SNJ54S244W SNJ54S244W SNJ54LS240FK SNJ54LS240FK SNJ54LS241FK SNJ54LS241FK LCCC FK Tube SNJ54LS244FK SNJ54LS244FK LCCC − FK Tube SNJ54S240FK SNJ54S240FK SNJ54S241FK SNJ54S241FK SNJ54S244FK SNJ54S244FK † For the most current package and ordering information, see the Package Option Addendum at the end of this document, or see the TI web site at www.ti.com. ‡ Package drawings, thermal data, and symbolization are available at www.ti.com/packaging. Electrónica Digital Aplicada
  61. 61. SN54LS240, SN54LS241, SN54LS244, SN54S240, SN54S241, SN54S244 SN74LS240, SN74LS241, SN74LS244, SN74S240, SN74S241, SN74S244 OCTAL BUFFERS AND LINE DRIVERS WITH 3-STATE OUTPUTS SDLS144C − APRIL 1985 − REVISED MAY 2010 4 POST OFFICE BOX 655303 • DALLAS, TEXAS 75265 schematics of inputs and outputs R VCC Output TYPICAL OF ALL OUTPUTS Req VCC Input EQUIVALENT OF EACH INPUTEQUIVALENT OF EACH INPUT 9 kΩ NOM Input VCC ’LS240. ’LS241, ’LS244: R = 50 Ω NOM ’S240, ‘S241, S244: R = 25 Ω NOM GND G and G inputs: Req = 2 kΩ NOM A inputs: Req = 2.8 kΩ NOM ’LS240, ’LS241, ’LS244 ’S240, ’S241, ’S244 Electrónica Digital Aplicada
  62. 62. SN54LS240, SN54LS241, SN54LS244, SN54S240, SN54S241, SN54S244 SN74LS240, SN74LS241, SN74LS244, SN74S240, SN74S241, SN74S244 OCTAL BUFFERS AND LINE DRIVERS WITH 3-STATE OUTPUTS SDLS144C − APRIL 1985 − REVISED MAY 2010 5POST OFFICE BOX 655303 • DALLAS, TEXAS 75265 logic diagram 1 2 4 6 8 19 11 13 15 17 3 5 7 9 12 14 16 18 1A1 1A2 1A3 1A4 1Y1 2A1 2A2 2A3 2A4 2Y1 1Y2 1Y3 1Y4 2Y2 2Y3 2Y4 2G 1G ’LS240, ’S240 ’LS241, ’S241 ’LS244, ’S244 1 2 4 6 8 19 11 13 15 17 3 5 7 9 12 14 16 18 1A1 1A2 1A3 1A4 1Y1 2A1 2A2 2A3 2A4 2Y1 1Y2 1Y3 1Y4 2Y2 2Y3 2Y4 2G 1G 1 2 4 6 8 19 11 13 15 17 3 5 7 9 12 14 16 18 1A1 1A2 1A3 1A4 1Y1 2A1 2A2 2A3 2A4 2Y1 1Y2 1Y3 1Y4 2Y2 2Y3 2Y4 2G 1G Pin numbers shown are for DB, DW, J, N, NS, and W packages. Electrónica Digital Aplicada
  63. 63. SN54LS240, SN54LS241, SN54LS244, SN54S240, SN54S241, SN54S244 SN74LS240, SN74LS241, SN74LS244, SN74S240, SN74S241, SN74S244 OCTAL BUFFERS AND LINE DRIVERS WITH 3-STATE OUTPUTS SDLS144C − APRIL 1985 − REVISED MAY 2010 6 POST OFFICE BOX 655303 • DALLAS, TEXAS 75265 absolute maximum ratings over operating free-air temperature range (unless otherwise noted)† Supply voltage, VCC (see Note 1) 7 V. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Input voltage, VI: ’LS 7 V. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ’S 5.5 V. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Off-state output voltage 5.5 V. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Package thermal impedance, θJA (see Note 2): DB package 70°C/W. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . DW package 58°C/W. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . N package 69°C/W. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . NS package 60°C/W. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Storage temperature range, Tstg −65°C to 150°C. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . † Stresses beyond those listed under “absolute maximum ratings” may cause permanent damage to the device. These are stress ratings only, and functional operation of the device at these or any other conditions beyond those indicated under “recommended operating conditions” is not implied. Exposure to absolute-maximum-rated conditions for extended periods may affect device reliability. NOTES: 1. Voltage values are with respect to network ground terminal. 2. The package thermal impedance is calculated in accordance with JESD 51-7. recommended operating conditions SN54LS’ SN74LS’ UNIT MIN NOM MAX MIN NOM MAX UNIT VCC Supply voltage (see Note 1) 4.5 5 5.5 4.75 5 5.25 V VIH High-level input voltage 2 2 V VIL Low-level input voltage 0.7 0.8 V IOH High-level output current −12 −15 mA IOL Low-level output current 12 24 mA TA Operating free-air temperature −55 125 0 70 °C NOTE 1: Voltage values are with respect to network ground terminal. Electrónica Digital Aplicada
  64. 64. SN54LS240, SN54LS241, SN54LS244, SN54S240, SN54S241, SN54S244 SN74LS240, SN74LS241, SN74LS244, SN74S240, SN74S241, SN74S244 OCTAL BUFFERS AND LINE DRIVERS WITH 3-STATE OUTPUTS SDLS144C − APRIL 1985 − REVISED MAY 2010 7POST OFFICE BOX 655303 • DALLAS, TEXAS 75265 electrical characteristics over recommended operating free-air temperature range (unless otherwise noted) PARAMETER TEST CONDITIONS† SN54LS’ SN74LS’ UNITPARAMETER TEST CONDITIONS† MIN TYP‡ MAX MIN TYP‡ MAX UNIT VIK VCC = MIN, II = −18 mA −1.5 −1.5 V Hysteresis (VT+ − VT−) VCC = MIN 0.2 0.4 0.2 0.4 V V VCC = MIN, IOH = −3 mA VIH = 2 V, VIL = MAX, 2.4 3.4 2.4 3.4 VVOH VCC = MIN, IOH = MAX VIH = 2 V, VIL = 0.5 V, 2 2 V V VCC = MIN, V 2 V IOL = 12 mA 0.4 0.4 VVOL VCC = MIN, VIL = MAX VIH = 2 V, IOL = 24 mA 0.5 V IOZH VCC = MAX, VIL = MAX VIH = 2 V, VO = 2.7 V 20 20 µA IOZL VCC = MAX, VIL = MAX VIH = 2 V, VO = 0.4 V −20 −20 µA II VCC = MAX, VI = 7 V 0.1 0.1 mA IIH VCC = MAX, VI = 2.7 V 20 20 µA IIL VCC = MAX, VIL = 0.4 V −0.2 −0.2 mA IOS § VCC = MAX, −40 −225 −40 −225 mA Outputs high All 17 27 17 27 V MAX Outputs low ’LS240 26 44 26 44 ICC VCC = MAX, Output open Outputs low ’LS241, ’LS244 27 46 27 46 mAICC Output open Outputs disabled ’LS240 29 50 29 50 mA Outputs disabled ’LS241, ’LS244 32 54 32 54 † For conditions shown as MIN or MAX, use the appropriate value specified under recommended operating conditions. ‡ All typical values are at VCC = 5 V, TA = 25°C. § Not more than one output should be shorted at a time, and duration of the short-circuit should not exceed one second. switching characteristics, VCC = 5 V, TA = 25°C (see Figure 1) PARAMETER TEST CONDITIONS ’LS240 ’LS241, ’LS244 UNITPARAMETER TEST CONDITIONS MIN TYP MAX MIN TYP MAX UNIT tPLH R 667 Ω C 45 pF 9 14 12 18 ns tPHL RL = 667 Ω, CL = 45 pF 12 18 12 18 ns tPZL R 667 Ω C 45 F 20 30 20 30 ns tPZH RL = 667 Ω, CL = 45 pF 15 23 15 23 ns tPLZ R 667 Ω C 5 pF 10 20 10 20 ns tPHZ RL = 667 Ω, CL = 5 pF 15 25 15 25 ns Electrónica Digital Aplicada
  65. 65. SN54LS240, SN54LS241, SN54LS244, SN54S240, SN54S241, SN54S244 SN74LS240, SN74LS241, SN74LS244, SN74S240, SN74S241, SN74S244 OCTAL BUFFERS AND LINE DRIVERS WITH 3-STATE OUTPUTS SDLS144C − APRIL 1985 − REVISED MAY 2010 8 POST OFFICE BOX 655303 • DALLAS, TEXAS 75265 recommended operating conditions SN54S’ SN74S’ UNIT MIN NOM MAX MIN NOM MAX UNIT VCC Supply voltage (see Note 1) 4.5 5 5.5 4.75 5 5.25 V VIH High-level input voltage 2 2 V VIL Low-level input voltage 0.8 0.8 V IOH High-level output current −12 −15 mA IOL Low-level output current 48 64 mA External resistance between any input and VCC or ground 40 40 kΩ TA Operating free-air temperature (see Note 3) −55 125 0 70 °C NOTES: 1. Voltage values are with respect to network ground terminal. 3. An SN54S241J operating at free-air temperature above 116°C requires a heat sink that provides a thermal resistance from case to free air, RθCA, of not more that 40°C/W. electrical characteristics over recommended operating free-air temperature range (unless otherwise noted) PARAMETER TEST CONDITIONS† SN54S’ SN74S’ UNITPARAMETER TEST CONDITIONS† MIN TYP‡ MAX MIN TYP‡ MAX UNIT VIK VCC = MIN, II = −18 mA −1.2 −1.2 V Hysteresis (VT+ − VT−) VCC = MIN 0.2 0.4 0.2 0.4 V VCC = MIN IOH = −1 mA VIH = 2 V, VIL = 0.8 V, 2.7 VOH VCC = MIN, IOH = −3 mA VIH = 2 V, VIL = 0.8 V, 2.4 3.4 2.4 3.4 V VCC = MIN, IOH = MAX VIH = 2 V, VIL = 0.5 V, 2 2 VOL VCC = MIN, IOL = MAX VIH = 2 V, VIL = 0.8 V, 0.55 0.55 V IOZH VCC = MAX, VIL = 0.8 V VIH = 2 V, VO = 2.4 V 50 50 µA IOZL VCC = MAX, VIL = 0.8 V VIH = 2 V, VO = 0.5 V −50 −50 µA II VCC = MAX, VI = 5.5 V 1 1 mA IIH VCC = MAX, VI = 2.7 V 50 50 µA I V MAX V 0 5 V Any A −400 −400 µA IIL VCC = MAX, VI = 0.5 V Any G −2 −2 mA IOS § VCC = MAX −50 −225 −50 −225 mA Outputs high ’S240 80 123 80 135 Outputs high ’S241,’S244 95 147 95 160 I VCC = MAX, Outputs low ’S240 100 145 100 150 mAICC VCC = MAX, Output open Outputs low ’S241, ’S244 120 170 120 180 mA Outputs disabled ’S240 100 145 100 150 Outputs disabled ’S241, ’S244 120 170 120 180 † For conditions shown as MIN or MAX, use the appropriate value specified under recommended operating conditions. ‡ All typical values are at VCC = 5 V, TA = 25°C. § Not more than one output should be shorted at a time, and duration of the short-circuit should not exceed one second. Electrónica Digital Aplicada
  66. 66. SN54LS240, SN54LS241, SN54LS244, SN54S240, SN54S241, SN54S244 SN74LS240, SN74LS241, SN74LS244, SN74S240, SN74S241, SN74S244 OCTAL BUFFERS AND LINE DRIVERS WITH 3-STATE OUTPUTS SDLS144C − APRIL 1985 − REVISED MAY 2010 9POST OFFICE BOX 655303 • DALLAS, TEXAS 75265 switching characteristics, VCC = 5 V, TA = 25°C (see Figure 2) PARAMETER TEST CONDITIONS ’S240 ’S241, ’S244 UNITPARAMETER TEST CONDITIONS MIN TYP MAX MIN TYP MAX UNIT tPLH R 90 Ω C 50 F 4.5 7 6 9 ns tPHL RL = 90 Ω, CL = 50 pF 4.5 7 6 9 ns tPZL R 90 Ω C 50 F 10 15 10 15 ns tPZH RL = 90 Ω, CL = 50 pF 6.5 10 8 12 ns tPLZ R 90 Ω C 5 pF 10 15 10 15 ns tPHZ RL = 90 Ω, CL = 5 pF 6 9 6 9 ns Electrónica Digital Aplicada
  67. 67. SN54LS240, SN54LS241, SN54LS244, SN54S240, SN54S241, SN54S244 SN74LS240, SN74LS241, SN74LS244, SN74S240, SN74S241, SN74S244 OCTAL BUFFERS AND LINE DRIVERS WITH 3-STATE OUTPUTS SDLS144C − APRIL 1985 − REVISED MAY 2010 10 POST OFFICE BOX 655303 • DALLAS, TEXAS 75265 PARAMETER MEASUREMENT INFORMATION SERIES 54LS/74LS DEVICES tPHL tPLH tPLH tPHL LOAD CIRCUIT FOR 3-STATE OUTPUTS High-Level Pulse Low-Level Pulse VOLTAGE WAVEFORMS PULSE DURATIONS Input Out-of-Phase Output (see Note D) 3 V 0 V VOL VOH VOH VOL In-Phase Output (see Note D) VOLTAGE WAVEFORMS PROPAGATION DELAY TIMES VCC RL Test Point From Output Under Test CL (see Note A) LOAD CIRCUIT FOR OPEN-COLLECTOR OUTPUTS LOAD CIRCUIT FOR 2-STATE TOTEM-POLE OUTPUTS (see Note B) VCC RL From Output Under Test CL (see Note A) Test Point (see Note B) VCC RL From Output Under Test CL (see Note A) Test Point 5 kΩ NOTES: A. CL includes probe and jig capacitance. B. All diodes are 1N3064 or equivalent. C. Waveform 1 is for an output with internal conditions such that the output is low except when disabled by the output control. Waveform 2 is for an output with internal conditions such that the output is high except when disabled by the output control. D. S1 and S2 are closed for tPLH, tPHL, tPHZ, and tPLZ; S1 is open and S2 is closed for tPZH; S1 is closed and S2 is open for tPZL. E. Phase relationships between inputs and outputs have been chosen arbitrarily for these examples. F. All input pulses are supplied by generators having the following characteristics: PRR ≤ 1 MHz, ZO ≈ 50 Ω, tr ≤ 15 ns, tf ≤ 6 ns. G. The outputs are measured one at a time with one input transition per measurement. S1 S2 tPHZ tPLZtPZL tPZH 3 V 3 V 0 V 0 V th tsu VOLTAGE WAVEFORMS SETUP AND HOLD TIMES Timing Input Data Input 3 V 0 V Output Control (low-level enabling) Waveform 1 (see Notes C and D) Waveform 2 (see Notes C and D) ≈1.5 V VOH − 0.3 V VOL + 0.3 V ≈1.5 V VOLTAGE WAVEFORMS ENABLE AND DISABLE TIMES, 3-STATE OUTPUTS 1.3 V 1.3 V 1.3 V 1.3 V 1.3 V 1.3 V 1.3 V 1.3 V 1.3 V 1.3 V 1.3 V tw 1.3 V 1.3 V 1.3 V 1.3 V 1.3 V 1.3 V VOL VOH Figure 1. Load Circuits and Voltage Waveforms Electrónica Digital Aplicada
  68. 68. SN54LS240, SN54LS241, SN54LS244, SN54S240, SN54S241, SN54S244 SN74LS240, SN74LS241, SN74LS244, SN74S240, SN74S241, SN74S244 OCTAL BUFFERS AND LINE DRIVERS WITH 3-STATE OUTPUTS SDLS144C − APRIL 1985 − REVISED MAY 2010 11POST OFFICE BOX 655303 • DALLAS, TEXAS 75265 PARAMETER MEASUREMENT INFORMATION SERIES 54S/74S DEVICES tPHL tPLH tPLH tPHL LOAD CIRCUIT FOR 3-STATE OUTPUTS High-Level Pulse Low-Level Pulse VOLTAGE WAVEFORMS PULSE DURATIONS Input Out-of-Phase Output (see Note D) 3 V 0 V VOL VOH VOH VOL In-Phase Output (see Note D) VOLTAGE WAVEFORMS PROPAGATION DELAY TIMES VCC RL Test Point From Output Under Test CL (see Note A) LOAD CIRCUIT FOR OPEN-COLLECTOR OUTPUTS LOAD CIRCUIT FOR 2-STATE TOTEM-POLE OUTPUTS (see Note B) VCC RL From Output Under Test CL (see Note A) Test Point (see Note B) VCC RL From Output Under Test CL (see Note A) Test Point 1 kΩ NOTES: A. CL includes probe and jig capacitance. B. All diodes are 1N3064 or equivalent. C. Waveform 1 is for an output with internal conditions such that the output is low except when disabled by the output control. Waveform 2 is for an output with internal conditions such that the output is high except when disabled by the output control. D. S1 and S2 are closed for tPLH, tPHL, tPHZ, and tPLZ; S1 is open and S2 is closed for tPZH; S1 is closed and S2 is open for tPZL. E. All input pulses are supplied by generators having the following characteristics: PRR ≤ 1 MHz, ZO ≈ 50 Ω; tr and tf ≤ 7 ns for Series 54/74 devices and tr and tf ≤ 2.5 ns for Series 54S/74S devices. F. The outputs are measured one at a time with one input transition per measurement. S1 S2 tPHZ tPLZtPZL tPZH 3 V 3 V 0 V 0 V th tsu VOLTAGE WAVEFORMS SETUP AND HOLD TIMES Timing Input Data Input 3 V 0 V Output Control (low-level enabling) Waveform 1 (see Notes C and D) Waveform 2 (see Notes C and D) ≈1.5 V VOH − 0.5 V VOL + 0.5 V ≈1.5 V VOLTAGE WAVEFORMS ENABLE AND DISABLE TIMES, 3-STATE OUTPUTS 1.5 V 1.5 V 1.5 V 1.5 V 1.5 V 1.5 V 1.5 V 1.5 V 1.5 V 1.5 V 1.5 V tw 1.5 V 1.5 V 1.5 V 1.5 V 1.5 V 1.5 V VOH VOL Figure 2. Load Circuits and Voltage Waveforms Electrónica Digital Aplicada
  69. 69. SN54LS240, SN54LS241, SN54LS244, SN54S240, SN54S241, SN54S244 SN74LS240, SN74LS241, SN74LS244, SN74S240, SN74S241, SN74S244 OCTAL BUFFERS AND LINE DRIVERS WITH 3-STATE OUTPUTS SDLS144C − APRIL 1985 − REVISED MAY 2010 12 POST OFFICE BOX 655303 • DALLAS, TEXAS 75265 APPLICATION INFORMATIONElectrónica Digital Aplicada
  70. 70. SN54LS245, SN74LS245 OCTAL BUS TRANSCEIVERS WITH 3-STATE OUTPUTS SDLS146A – OCTOBER 1976 – REVISED FEBRUARY 2002 1POST OFFICE BOX 655303 • DALLAS, TEXAS 75265 D 3-State Outputs Drive Bus Lines Directly D PNP Inputs Reduce dc Loading on Bus Lines D Hysteresis at Bus Inputs Improves Noise Margins D Typical Propagation Delay Times Port to Port, 8 ns TYPE IOL (SINK CURRENT) IOH (SOURCE CURRENT) SN54LS245 12 mA –12 mA SN74LS245 24 mA –15 mA description These octal bus transceivers are designed for asynchronous two-way communication between data buses. The control-function implementation minimizes external timing requirements. The devices allow data transmission from the A bus to the B bus or from the B bus to the A bus, depending on the logic level at the direction-control (DIR) input. The output-enable (OE) input can disable the device so that the buses are effectively isolated. ORDERING INFORMATION TA PACKAGE† ORDERABLE PART NUMBER TOP-SIDE MARKING PDIP – N Tube SN74LS245N SN74LS245N SOIC – DW Tube SN74LS245DW LS245 0°C to 70°C SOIC – DW Tape and reel SN74LS245DWR LS245 SOP – NS Tape and reel SN74LS245NSR 74LS245 SSOP – DB Tape and reel SN74LS245DBR LS245 CDIP – J Tube SN54LS245J SN54LS245J –55°C to 125°C CDIP – J Tube SNJ54LS245J SNJ54LS245J –55°C to 125°C CFP – W Tube SNJ54LS245W SNJ54LS245W LCCC – FK Tube SN54LS245FK SN54LS245FK † Package drawings, standard packing quantities, thermal data, symbolization, and PCB design guidelines are available at www.ti.com/sc/package. Copyright © 2002, Texas Instruments IncorporatedPRODUCTION DATA information is current as of publication date. Products conform to specifications per the terms of Texas Instruments standard warranty. Production processing does not necessarily include testing of all parameters. Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of Texas Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet. 3 2 1 20 19 9 10 11 12 13 4 5 6 7 8 18 17 16 15 14 B1 B2 B3 B4 B5 A3 A4 A5 A6 A7 A2 A1 DIR B7 B6OE A8 GND B8 VCC SN54LS245 . . . FK PACKAGE (TOP VIEW) 1 2 3 4 5 6 7 8 9 10 20 19 18 17 16 15 14 13 12 11 DIR A1 A2 A3 A4 A5 A6 A7 A8 GND VCC OE B1 B2 B3 B4 B5 B6 B7 B8 SN54LS245 . . . J OR W PACKAGE SN74LS245 . . . DB, DW, N, OR NS PACKAGE (TOP VIEW) On products compliant to MIL-PRF-38535, all parameters are tested unless otherwise noted. On all other products, production processing does not necessarily include testing of all parameters. Electrónica Digital Aplicada
  71. 71. SN54LS245, SN74LS245 OCTAL BUS TRANSCEIVERS WITH 3-STATE OUTPUTS SDLS146A – OCTOBER 1976 – REVISED FEBRUARY 2002 2 POST OFFICE BOX 655303 • DALLAS, TEXAS 75265 FUNCTION TABLE INPUTS OPERATION OE DIR OPERATION L L B data to A bus L H A data to B bus H X Isolation schematics of inputs and outputs EQUIVALENT OF EACH INPUT VCC Input 9 kΩ NOM TYPICAL OF ALL OUTPUTS Output VCC 50 Ω NOM logic diagram (positive logic) DIR OE A1 B1 1 2 18 19 To Seven Other Channels Electrónica Digital Aplicada
  72. 72. SN54LS245, SN74LS245 OCTAL BUS TRANSCEIVERS WITH 3-STATE OUTPUTS SDLS146A – OCTOBER 1976 – REVISED FEBRUARY 2002 3POST OFFICE BOX 655303 • DALLAS, TEXAS 75265 absolute maximum ratings over operating free-air temperature range (unless otherwise noted)† Supply voltage, VCC 7 V. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Input voltage, VI (see Note 1) 7 V. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Package thermal impedance, qJA (see Note 2): DB package 70°C/W. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . DW package 58°C/W. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . N package 69°C/W. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . NS package 60°C/W. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Storage temperature range, Tstg –65°C to 150°C. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . † Stresses beyond those listed under “absolute maximum ratings” may cause permanent damage to the device. These are stress ratings only, and functional operation of the device at these or any other conditions beyond those indicated under “recommended operating conditions” is not implied. Exposure to absolute-maximum-rated conditions for extended periods may affect device reliability. NOTES: 1. All voltage values are with respect to GND. 2. The package thermal impedance is calculated in accordance with JESD 51-7. recommended operating conditions SN54LS245 SN74LS245 UNIT MIN NOM MAX MIN NOM MAX UNIT VCC Supply voltage 4.5 5 5.5 4.75 5 5.25 V IOH High-level output current –12 –15 mA IOL Low-level output current 12 24 mA TA Operating free-air temperature –55 125 0 70 °C Electrónica Digital Aplicada
  73. 73. SN54LS245, SN74LS245 OCTAL BUS TRANSCEIVERS WITH 3-STATE OUTPUTS SDLS146A – OCTOBER 1976 – REVISED FEBRUARY 2002 4 POST OFFICE BOX 655303 • DALLAS, TEXAS 75265 electrical characteristics over recommended operating free-air temperature range (unless otherwise noted) PARAMETER TEST CONDITIONS† SN54LS245 SN74LS245 UNITPARAMETER TEST CONDITIONS† MIN TYP‡ MAX MIN TYP‡ MAX UNIT VIH High-level input voltage 2 2 V VIL Low-level input voltage 0.7 0.8 V VIK Input clamp voltage VCC = MIN, II = –18 mA –1.5 –1.5 V Hysteresis (VT+ – VT–) A or B VCC = MIN 0.2 0.4 0.2 0.4 V VOH High level output voltage VCC = MIN, VIH 2 V IOH = –3 mA 2.4 3.4 2.4 3.4 VVOH High-level output voltage VIH = 2 V, VIL = VIL(max) IOH = MAX 2 2 V VOL Low level output voltage VCC = MIN, VIH 2 V IOL = 12 mA 0.4 0.4 VVOL Low-level output voltage VIH = 2 V, VIL = VIL(max) IOL = 24 mA 0.5 V IOZH Off-state output current, high-level voltage applied VCC = MAX, OE at 2 V VO = 2.7 V 20 20 µA IOZL Off-state output current, low-level voltage applied VCC = MAX, OE at 2 V VO = 0.4 V –200 –200 µA II Input current at maximum input A or B VCC = MAX VI = 5.5 V 0.1 0.1 mAII maximum input voltage DIR or OE VCC = MAX VI = 7 V 0.1 0.1 mA IIH High-level input current VCC = MAX, VIH = 2.7 V 20 20 µA IIL Low-level input current VCC = MAX, VIL = 0.4 V –0.2 –0.2 mA IOS Short-circuit output current§ VCC = MAX –40 –225 40 –225 mA Total, outputs high 48 70 48 70 ICC Supply current Total, outputs low VCC = MAX Outputs open 62 90 62 90 mA Outputs at high Z 64 95 64 95 † For conditions shown as MIN or MAX, use the appropriate values specified under recommended operating conditions. ‡ All typical values are at VCC = 5 V, TA = 25°C. § Not more than one output should be shorted at a time, and duration of the short circuit should not exceed one second. switching characteristics, VCC = 5 V, TA = 25°C (see Figure 1) PARAMETER TEST CONDITIONS MIN TYP MAX UNIT tPLH Propagation delay time, low- to high-level output C 45 pF R 667 W 8 12 ns tPHL Propagation delay time high to low level output CL = 45 pF, RL = 667 W 8 12 ns tPHL Propagation delay time, high- to low-level output 8 12 tPZL Output enable time to low level CL = 45 pF RL = 667 W 27 40 ns tPZH Output enable time to high level CL = 45 pF, RL = 667 W 25 40 ns tPLZ Output disable time from low level CL = 5 pF RL = 667 W 15 25 ns tPHZ Output disable time from high level CL = 5 pF, RL = 667 W 15 28 ns Electrónica Digital Aplicada

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