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RISC
REDUCED INSTRUCTION SET COMPUTING
RISC
COMPUTADOR COM CONJUNTO
REDUZIDO DE INSTRUÇÕES
• Em Português
• Arquitetura RISC
• Filosofia básica
• Instruções por ciclo de via de dados
• Registradores
• Acesso à memória
• Pipelining
• Ausência do microcódigo
• Formato das instruções
• Modos de endereçamento
• Compiladores
• Compiladores x hardware
• Otimização dos compiladores
• Vantagens e desvantagens do processador RISC
• Estudo comparativo: RISC x CISC
• A evolução da tecnologia conduz para a igualdade
• Oito diferenças críticas
FILOSOFIA BÁSICA
ARQUITETURA RISC
Bismarck Fernandes
A maioria dos
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modernos são
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PowerPC.
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INSTRUÇÕES POR CICLO DE
VIA DE DADOS
ARQUITETURA RISC
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A característica mais importante de uma
máquina RISC é que as instruções são
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dados.
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ARQUITETURA RISC
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REGISTRADORES
• Organização dos registradores
• Estudo comparativo: REGISTRADORES x CACHE
• Variáveis locais
• Variáveis globais
• Endereçamento de memória
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Organização dos registradores
Os registradores são organizados
na forma de janelas sobrepostas.
Jefferson da Silva
Estudo comparativo: REGISTRADORES x CACHE
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• Endereçamento de memória
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ACESSO À MEMÓRIA
ARQUITETURA RISC
Hugo Saulo
É impossível acessar a memória em um único
ciclo. Neste caso a arquitetura RISC tem que abrir
mão da regra básica e aceitar pelo menos duas
instruções maiores: leitura e escrita na memória.
Hugo Saulo
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ARQUITETURA RISC
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• Dependências de dados podem ser endereçadas
reordenando as instruções quando possível
(compilador).
• Degradação do desempenho dos ramos pode ser
reduzido pela previsão de desvios ou instruções de
execução para ambos os ramos até que o ramo correto
seja identificado.
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Busca da instrução A B C D E
Execução da instrução A B C D
Referência a memória B
Uma CPU pipelined deve permitir a
execução total da instrução por
estágios.
Hugo Saulo
É necessário inserir uma instrução NOP para esperar
o término daquela instrução de dois ciclos, o
que, naturalmente atrasa o processamento geral.
1 2 3 4 5
Busca da instrução A B C NOP D
Execução da instrução A B NOP C
Referência a memória B
Hugo Saulo
AUSÊNCIA DO MICROCÓDIGO
ARQUITETURA RISC
Gutemberg Ferreira
FORMATO DAS INSTRUÇÕES
ARQUITETURA RISC
Gutemberg Ferreira
Como as instruções são decodificadas pelo
hardware a necessidade de se criar um formato
fixo para elas se torna claro. Cada bit que forma
uma instrução entra diretamente no decodificar
ou até mesmo em outras partes do hardware.
opcode c destino ifonte offset
opcode c destino fonte offseti
Gutemberg Ferreira
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ARQUITETURA RISC
Gutemberg Ferreira
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• Modo indexado
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Não é necessário muito esforço para concluir
que a complexidade do compilador cresce
proporcionalmente à simplicidade do conjunto
de instruções, que no RISC esta diretamente
ligado ao hardware.
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COMPILADORES
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Um programa escrito em linguagem de alto
nível, não explicita os registradores que serão
utilizados, ao invés disso, faz referências
simbólicas aos valores através das variáveis
criadas.
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VANTAGENS E DESVANTAGENS
DO PROCESSADOR RISC
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• Velocidade
• Simplicidade do Hardware
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• DESVANTAGENS
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• Expansão do Código
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CONDUZ PARA A IGUALDADE
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estão se aproximando: processadores RISC
estão aumentando seu conjunto de
instruções e os CISC estão adotando
técnicas originalmente implementadas nos
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ESTUDO COMPARATIVO: RISC X CISC
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RISC: Arquitetura de Conjunto Reduzido de Instruções

  • 2. RISC COMPUTADOR COM CONJUNTO REDUZIDO DE INSTRUÇÕES • Em Português
  • 3. • Arquitetura RISC • Filosofia básica • Instruções por ciclo de via de dados • Registradores • Acesso à memória • Pipelining • Ausência do microcódigo • Formato das instruções • Modos de endereçamento • Compiladores • Compiladores x hardware • Otimização dos compiladores • Vantagens e desvantagens do processador RISC • Estudo comparativo: RISC x CISC • A evolução da tecnologia conduz para a igualdade • Oito diferenças críticas
  • 5. A maioria dos microprocessadores modernos são RISCs, por exemplo, DEC Alpha, SPARC, MIPS, e PowerPC. Bismarck Fernandes
  • 6. INSTRUÇÕES POR CICLO DE VIA DE DADOS ARQUITETURA RISC Bismarck Fernandes
  • 7. A característica mais importante de uma máquina RISC é que as instruções são completadas em um único ciclo de via de dados. Bismarck Fernandes
  • 9. REGISTRADORES • Organização dos registradores • Estudo comparativo: REGISTRADORES x CACHE • Variáveis locais • Variáveis globais • Endereçamento de memória Jefferson da Silva
  • 10. Organização dos registradores Os registradores são organizados na forma de janelas sobrepostas. Jefferson da Silva
  • 11. Estudo comparativo: REGISTRADORES x CACHE • Variáveis locais • Variáveis globais • Endereçamento de memória Jefferson da Silva
  • 13. É impossível acessar a memória em um único ciclo. Neste caso a arquitetura RISC tem que abrir mão da regra básica e aceitar pelo menos duas instruções maiores: leitura e escrita na memória. Hugo Saulo
  • 15. • Dependências de dados podem ser endereçadas reordenando as instruções quando possível (compilador). • Degradação do desempenho dos ramos pode ser reduzido pela previsão de desvios ou instruções de execução para ambos os ramos até que o ramo correto seja identificado. Hugo Saulo
  • 16. 1 2 3 4 5 Busca da instrução A B C D E Execução da instrução A B C D Referência a memória B Uma CPU pipelined deve permitir a execução total da instrução por estágios. Hugo Saulo
  • 17. É necessário inserir uma instrução NOP para esperar o término daquela instrução de dois ciclos, o que, naturalmente atrasa o processamento geral. 1 2 3 4 5 Busca da instrução A B C NOP D Execução da instrução A B NOP C Referência a memória B Hugo Saulo
  • 18. AUSÊNCIA DO MICROCÓDIGO ARQUITETURA RISC Gutemberg Ferreira
  • 19. FORMATO DAS INSTRUÇÕES ARQUITETURA RISC Gutemberg Ferreira
  • 20. Como as instruções são decodificadas pelo hardware a necessidade de se criar um formato fixo para elas se torna claro. Cada bit que forma uma instrução entra diretamente no decodificar ou até mesmo em outras partes do hardware. opcode c destino ifonte offset opcode c destino fonte offseti Gutemberg Ferreira
  • 21. MODOS DE ENDEREÇAMENTO ARQUITETURA RISC Gutemberg Ferreira
  • 22. • Modo imediato (i = 1) • Modo direto • Modo indexado • Modo indireto por registrador • Outros modos • Conclusão Gutemberg Ferreira
  • 24. Não é necessário muito esforço para concluir que a complexidade do compilador cresce proporcionalmente à simplicidade do conjunto de instruções, que no RISC esta diretamente ligado ao hardware. Anderson Gomes
  • 26. Um programa escrito em linguagem de alto nível, não explicita os registradores que serão utilizados, ao invés disso, faz referências simbólicas aos valores através das variáveis criadas. Anderson Gomes
  • 27. VANTAGENS E DESVANTAGENS DO PROCESSADOR RISC Wilson Junior
  • 28. • VANTAGENS • Velocidade • Simplicidade do Hardware • Instrução de máquina simples • DESVANTAGENS • Qualidade do Código • Expansão do Código • Projeto de Sistema Wilson Junior
  • 29. A EVOLUÇÃO DA TECNOLOGIA CONDUZ PARA A IGUALDADE ESTUDO COMPARATIVO: RISC X CISC Gabriela Coelho
  • 30. Cada vez mais as tecnologias RISC e CISC estão se aproximando: processadores RISC estão aumentando seu conjunto de instruções e os CISC estão adotando técnicas originalmente implementadas nos RISC. Gabriela Coelho
  • 31. Um RISC suporta um Load bem maior do que um CISC. Gabriela Coelho
  • 32. OITO DIFERENÇAS CRÍTICAS ESTUDO COMPARATIVO: RISC X CISC Gabriela Coelho
  • 33. 1. Instruções simples levando um ciclo Instruções complexas levando múltiplos ciclos 2. Apenas LOAD/STORE referenciam a memória Qualquer instrução pode referenciar a memória 3. Altamente pipelined Não tem pipeline ou tem pouco 4. Instruções executadas pelo hardware Instruções interpretadas pelo microprograma 5. Instruções com formato fixo Instruções com vários formatos 6. Poucas instruções e modos Muitas instruções e modos de endereçamento 7. A complexidade está no compilador A complexidade está no microprograma 8. Múltiplos conjuntos de registradores Conjunto único de registradores RISC CISC Gabriela Coelho
  • 34. Acadêmicos: Anderson Gomes Bismarck Fernandes Gabriela Coelho Gutemberg Ferreira Hugo Saulo Jefferson da Silva Wilson Junior