1. Instituto Tecnológico
de Chihuahua II
Ingeniería en Informática
Docente : Ernesto Leal Alumnas: Denisse Peñaloza Villa , Laura Gisela Zúñiga
5/2/2012

2. PCI
PCI (peripheral component InterConnect) e un bus muy popular de ancho de
banda elevado, que se puede utilizar como bus de periféricos o bus par una
arquitectura de entreplana, proporciona mejores prestaciones para los
subsistemas de E/S de alta velocidad. El estándar actual permite el uso de hasta
64 líneas de datos 66 MHz. El PCI ha sido diseñado específicamente para ajustarse
económicamente a los requisitos de E/S de los sistemas actuales se implementa
con muy pocos circuitos integrados y permite que otros buses se conecten al bus
PCI.
Intel empezó a trabajar en el PCI en 1990 pensando en sus sistemas basados en el
Pentium. El resultado ha sido que el PCI ha sido ampliamente adoptado y se está
incrementando su uso en los computadores personales, estaciones de trabajo, y
servidores. Puesto que las especificaciones son de dominio público y están
soportadas por una amplia banda de la industria de procesadores y periféricos,
los productos PCI fabricado por compañías diferentes son compatibles.
El PCIestá diseñado para permitir una cierta variedad de configuraciones
basadas en microprocesadores, incluyendo sistemas. Utiliza temporización
síncrona y un esquema de arbitraje centralizado.
Un dispositivo que integra el controlador de dram y adaptador al bus PCI
proporciona el acoplamiento al procesador y la posibilidad de generar datos a
velocidades elevadas. El adaptador actúa como un registro de acoplo de datos
puesto que la velocidad del bus PCI puede diferir de la capacidad de E/S de
procesador. Al bus de sistema se conectan únicamente las unidades
procesador/cache, la memoria principal y los adaptadores de PCI.

3. Estructura del bus
El bus PCI puede configurarse como un bus de 32 o 64 bits. Se dividen en los
grupos funcionales:

4. Terminales de sistema: constituidas por los terminales de reloj y de inicio
Terminales de direcciones y datos: incluye 32 líneas para datos y direcciones
multiplexadas en el tiempo.
Terminales de control de la interfaz: controlan la temporización de las
transferencias y proporcionan coordinación.
Terminales de arbitraje: estas no son líneas compartidas. Cada maestro del PCI
tiene su par propio de líneas que lo conectan directamente al árbitro del bus.
Terminales para señales de error: indica errores de paridad u otros.
Terminales de interrupción: los dispositivos PCI que deben generar peticiones de
servicio, no son líneas compartidas.
Terminales de soporte de cache: permitir memorias cache en el bus PCI.
Terminales de ampliación a bus de 64 bits: incluye 32 líneas multiplexadas en el
tiempo para direcciones y datos y se combinan con las líneas obligatorias de
dirección y datos.
Terminales de test: estas señales se ajustan al estándar para la definición de
procedimientos.
Órdenesdel PCI

5. La actividad del bus consiste en transferencias entre elementos conectados al
bus, denominado maestro. Cuando un maestro del bus adquiere el control del
mismo, determina el tipo de transferencia que se producirá a continuación.
- Reconocimiento de interrupción
- Ciclo especial
- Lectura de E/S
- Escritura en E/S
- Lectura de memoria
- Lectura de línea de memoria
- Lectura multiple de memoria
- Escritura en memoria
- Escritura e invalidación de memoria
- Lectura de configuración
- Escritura de configuración
- Ciclo de dirección dual
El reconocimiento de interrupción es una orden de lectura proporcionada por el
dispositivo que actua como controlador de interrupciones en el bus PCI.
La orden de ciclo especial se utiliza para iniciar la difusión de un mensaje a uno o
mas destinos. Las ordenes de lectura de E/S y escritura en E/S se utilizan para
intercambiar dots entre modulo que inica la transferencia y un controlador de E/S.
Las ordenes de lectura y escritura en memoria se utilizan para especificar la
transferencia de una secuencia de deatos. La interpretación de estas ordenes
depende de si el controlador de memoria del bus PCI utiliza el protocolo PCI para
transferencias entre memoria y cache.
Las dos ordenes de configuración permiten que un dispositivo maestro lea y
actualice los parámetros de configuración de un dispositivo al bus PCI. Cada
dispositivo puede tener de hasta 256 registros internos.

6. La orden de ciclo de dirección dual se utiliza por el dispositivo que inicia la
transferencia para indicar que esta utilizando direcciones de 64 bits.
Transferencia de datos.
Es una transacción única que consta de una fase de direccionamiento y una o
más fases de datos.
Todos los eventos se sincronizan en las transiciones de bajada del reloj. Cosa que
sucede a la mitad de cada ciclo reloj.
a) Una vez que el maestro del bus ha obtenido el control del bus, debe iniciar
la transacción activando FRAME. Esta línea permanece activa hasta que el
maestro esta dispuesto para terminar la última fase de datos.
b) Al comienzo del ciclo de reloj, el dispositivo del que se lee reconocerá su
dirección en las líneas AD.
c) En todas las líneas de señal que pueden ser activadas por más de un
dispositivo se necesita un ciclo de cambio para que la liberación de las
líneas de dirección permita que el bus pueda ser utilizado por el dispositivo
de lectura. El maestro también activa IRDY para indicar que está
preparado para recibir e primer dato.
d) El dispositivo de lectura activa DEVSEL para indicar que ha reconocido las
direcciones y va a responder.
e) El maestro lee el dato al comienzo del ciclo de reloj 4 y cambia las lineas
de habilitacion de byte según se necesite.
f) El dispositivo de lectura necesita algún tiempo para preparar el segundo
bloque de datos para la transmicion. El maestro no lee las líneas de datos
al comienzo del quinto ciclo de reloj. el bloque de datos es leído al
comienzo del ciclo de reloj 6.
g) Durante el ciclo 6, el dispositivo de lectura sitúa el tercer dato en el bus.
Esto hará que el dispositivo de lectura mantenga el tercer dato en el bus
durante un ciclo de reloj extra.
h) El maestro desactiva IRDY, haciendo que el bus vuelva a estar libre, y el
dispositivo de lectura desactiva TRDY y DEVSEL.
Arbitraje
El bus PCI utiliza un esquema de arbitraje centralizado síncrono en el que cada
maestro tiene una única señal de petición y cesión de bus.
La especificación PCI no indica un algoritmo particular de arbitraje. Puede utilizar
un procedimiento de primero en llegar primero en servirse. El maestro del

7. PCIestable, para cada transferencia que desee hacer si tras la fase de dirección
sigue una o más fases de datos consecutivas.
a) Al comienzo del ciclo de reloj 1. A ha activado su señal el árbitro muestra
esta señal al comienzo del ciclo de reloj.
b) Solicita el uso del bus activando su señal REQ
c) Al mismo tiempo el árbitro activa GNT-A para ceder el acceso al bus a A
d) El maestro del bus A muestrea GNT-A al comienzo del ciclo de reloj 2 y
conoce que se le ha cedido el acceso al bus, además encuentra IRDY y
TRDY desactivados, indicando que el bus esta libre.
e) El árbitro del bus muestrea todas las líneas REQ al comienzo del ciclo 3 y
toma la decisión de ceder el bus a B para la siguiente transacción.
f) A desactiva FRAME para indicar que la última transferencia de dato está
en marcha. Pone los datos en el bus de datos y se lo indica al dispositivo
destino con IRDY.
g) Al comienzo del ciclo 5. B encuentra IRDY y FRAME desactivados y pos
consiguiente puede tomar el control del bus activando FRAME.