Hbs ds 09012_2_gb_dimm_hb2du002gee8fmb08_rev01_elpida1

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Hbs ds 09012_2_gb_dimm_hb2du002gee8fmb08_rev01_elpida1

  1. 1. HIGH BRIDGE SOLUTIONS INDÚSTRIA ELETRÔNICA S/A 2GB Unbuffered DDR2 SDRAM DIMM HB2DU002GEE8FMB08 (256M words x 64bits, 2 Rank) Documento No. HB – DS – 09012 – rev01 Publicação: Janeiro de 2010 EK
  2. 2. HB2DU002GEE8FMB08 2GB DDR2 SDRAM DIMM 2 HIGH BRIDGE SOLUTIONS DATA SHEET 2GB Unbuffered DDR2 SDRAM DIMM HB2DU002GEE8FMB08 (256M words x 64bits, 2 Rank) Especificações • Densidade: 2GB • Organização • 256M words x 64 bits, 2 rank • Montado com 16 componentes de 1Gbit DDR2 SDRAM – FBGA. • Pinagem: 240 pinos dual in line memory module (DIMM) • Altura da Placa: 30,0mm • Distância entre pinos: 1,0mm • Lead-free – Rohs Compliant • Alimentação: VDD = 1,8V ± 0,1V • Taxa de transferência de dados: 800Mbps • Bancos internos (componentes): 8 • Interface: SSTL_18 • Burst lengths (BL): 4,8 • /CAS Latency (CL): 4, 5, 6 • Precharge: opção de auto precharge para cada comprimento de Burst. • Refresh: opções de auto-refresh e self- refresh • Ciclos de Refresh: 8192ciclos/64ms • Temperatura de operação: • TCase de 0oC a +85oC • Arquitetura DDR (Double Data Rate), duas transferências de dados por ciclo.
  3. 3. HB2DU002GEE8FMB08 2GB DDR2 SDRAM DIMM 3 HIGH BRIDGE SOLUTIONS Informações Gerais Part Number Taxa de dados Mbps (max.) Classificação JEDEC dos componentes (CL-tRCD-tRP) Dimensões da placa Contatos Componentes Utilizados HB2DU002GEE8FMB08 800 DDR2-800 (6-6-6) DDR2-800 (5-5-5) 240-pin DIMM (lead-free) Ouro EDE1108AFBG-8E-F Pinos Pinos Função A0 a A13 Entrada de Endereços Row Address A0 a A13 Column Address A0 a A9 A10 (AP) Auto Precharge BA0, BA1, BA2 Endereçamento de bancos DQ0 a DQ63 Entrada e Saída de dados /RAS Row address strobe /CAS Column address strobe /WE Write Enable /CS0, /CS1 Chip Select CKE0, CKE1 Clock Enable CK0 a CK2 Entradas de clock /CK0 a /CK2 Entrada de differential clock DQS0 a DQS7, /DQS0 a /DQS7 Data Strobe para entrada e saída de dados DM0 a DM7 Data Mask SCL Entrada de clock para SPD SA0 a SA2 Entradas de endereçamento para SPD VDD Alimentação para o circuito interno VDDSPD Alimentação da EEPROM VREF Entrada de tensão de referência VSS Ground – Comum ODT0, ODT1 Controle ODT (On Die Termination) NC Não conectados
  4. 4. HB2DU002GEE8FMB08 2GB DDR2 SDRAM DIMM 4 HIGH BRIDGE SOLUTIONS Configuração dos contatos Pino Função Pino Função Pino Função Pino Função Pino Função Pino Função 1 VREF 41 VSS 81 DQ33 121 VSS 161 NC 201 VSS 2 VSS 42 NC 82 VSS 122 DQ4 162 NC 202 DM4 3 DQ0 43 NC 83 /DQS4 123 DQ5 163 VSS 203 NC 4 DQ1 44 VSS 84 DQS4 124 VSS 164 NC 204 VSS 5 VSS 45 NC 85 VSS 125 DM0 165 NC 205 DQ38 6 /DQS0 46 NC 86 DQ34 126 NC 166 VSS 206 DQ39 7 DQS0 47 VSS 87 DQ35 127 VSS 167 NC 207 VSS 8 VSS 48 NC 88 VSS 128 DQ6 168 NC 208 DQ44 9 DQ2 49 NC 89 DQ40 129 DQ7 169 VSS 209 DQ45 10 DQ3 50 VSS 90 DQ41 130 VSS 170 VDD 210 VSS 11 VSS 51 VDD 91 VSS 131 DQ12 171 CKE1 211 DM5 12 DQ8 52 CKE0 92 /DQS5 132 DQ13 172 VDD 212 NC 13 DQ9 53 VDD 93 DQS5 133 VSS 173 NC 213 VSS 14 VSS 54 BA2 94 VSS 134 DM1 174 NC 214 DQ46 15 /DQS1 55 NC 95 DQ42 135 NC 175 VDD 215 DQ47 16 DQS1 56 VDD 96 DQ43 136 VSS 176 A12 216 VSS 17 VSS 57 A11 97 VSS 137 CK1 177 A9 217 DQ52 18 NC 58 A7 98 DQ48 138 /CK1 178 VDD 218 DQ53 19 NC 59 VDD 99 DQ49 139 VSS 179 A8 219 VSS 20 VSS 60 A5 100 VSS 140 DQ14 180 A6 220 CK2 21 DQ10 61 A4 101 SA2 141 DQ15 181 VDD 221 /CK2 22 DQ11 62 VDD 102 NC 142 VSS 182 A3 222 VSS 23 VSS 63 A2 103 VSS 143 DQ20 183 A1 223 DM6 24 DQ16 64 VDD 104 /DQS6 144 DQ21 184 VDD 224 NC 25 DQ17 65 VSS 105 DQS6 145 VSS 185 CK0 225 VSS 26 VSS 66 VSS 106 VSS 146 DM2 186 /CK0 226 DQ54 27 /DQS2 67 VDD 107 DQ50 147 NC 187 VDD 227 DQ55 28 DQS2 68 NC 108 DQ51 148 VSS 188 A0 228 VSS 29 VSS 69 VDD 109 VSS 149 DQ22 189 VDD 229 DQ60 30 DQ18 70 A10 110 DQ56 150 DQ23 190 BA1 230 DQ61 31 DQ19 71 BA0 111 DQ57 151 VSS 191 VDD 231 VSS 32 VSS 72 VDD 112 VSS 152 DQ28 192 /RAS 232 DM7 33 DQ24 73 /WE 113 /DQS7 153 DQ29 193 /CS0 233 NC 34 DQ25 74 /CAS 114 DQS7 154 VSS 194 VDD 234 VSS 35 VSS 75 VDD 115 VSS 155 DM3 195 ODT0 235 DQ62 36 /DQS3 76 /CS1 116 DQ58 156 NC 196 A13 236 DQ63 37 DQS3 77 ODT1 117 DQ59 157 VSS 197 VDD 237 VSS 38 VSS 78 VDD 118 VSS 158 DQ30 198 VSS 238 VDDSPD 39 DQ26 79 VSS 119 SDA 159 DQ31 199 DQ36 239 SA0 40 DQ27 80 DQ32 120 SCL 160 VSS 200 DQ37 240 SA1
  5. 5. HB2DU002GEE8FMB08 2GB DDR2 SDRAM DIMM 5 HIGH BRIDGE SOLUTIONS Código SPD (Serial Presence Detection) Endereço Função Dado Significado 5-5-5 6-6-6 0 Número de bytes utilizados pelo fabricante do módulo 80H 128 bytes 1 Capacidade total do chip de EEPROM onde o SPD está gravado 08H 256 bytes 2 Tipo de memória 08H DDR2 SDRAM 3 Número de linhas de endereço do módulo 0EH 14 4 Número de colunas de endereço do módulo 0AH 10 5 Número de ranks do módulo 61H 2 6 Largura do bus de dados do módulo 40H 64 7 Continuação do bus de dados 00H 0 8 Nível de tensão de alimentação 05H SSTL 1.8V 9 Ciclo de clock 25H 2.5 ns 10 Tempo de acesso tAC 40H 0.4 ns 11 Configuração DIMM 00H Não há 12 Taxa de refresh 82H 7.8 µs 13 Configuração do componente (largura da palavra de dados) 08H x 8 14 Largura do dado de Error Checking 00H Não há 15 Reservado 00H 0 16 Atributos do componente: Burst length permitido 0CH 4,8 17 Atributos do componente: Número de bancos 08H 8 18 Atributos do componente: /CAS latency 38H 70H 3,4,5 4, 5, 6 19 Espessura máxima do módulo 01H 4.00 mm max. 20 Tipo de informação do módulo 02H Unbuffered 21 Atributos do módulo 00H Standard 22 Atributos do componente: Geral 03H ODT 23 Clock mínimo para CL = X – 1 3DH 30H 3.75 ns 3.0 ns 24 tAC máximo para CL = X – 1 (Access time) 50H 45H 0.5 ns 0.4 ns 25 Clock mínimo para CL = X – 2 50H 3DH 5.0 ns 3,75ns 26 tAC máximo para CL = X – 2 (Access time) 60H 50H 0.6 ns 0.5 ns 27 tRP mínimo (Row Precharge) 32H 3CH 12.5 ns 15ns 28 tRRD mínimo (Row to row active delay) 1EH 7.5 ns 29 tRCD mínimo (RAS to CAS delay) 32H 3CH 12.5 ns 15ns 30 tRAS mínimo (Active to precharge) 2DH 45 ns 31 Densidade do rank 01H 1GBytes 32 tIS (Input setup time) 17H 0.17 ns 33 tIH (Input hold time) 25H 0.25 ns 34 tDS (Data Input Setup time) 05H 0.05 ns 35 tDH (Data Hold time) 12H 0.12 ns 36 tWR (Write Recovery) 3CH 15 ns 37 tWTR (Write to Read delay) 1EH 38 tRTP (Read to Precharge delay) 1EH 7.5 ns 39 Características das ferramentas de análise do módulo 00H TBD (to be defined) 40 Extensão para os bytes 41 e 42 36H 06H 41 tRC (Active command time) 39H 3CH 57.5 ns 60 ns 42 tRFC (ciclo REF – ACT – REF) 7FH 127.5 ns
  6. 6. HB2DU002GEE8FMB08 2GB DDR2 SDRAM DIMM 6 HIGH BRIDGE SOLUTIONS Endereço Função Dado Significado 5-5-5 6-6-6 43 tCK máximo 80H 8 ns 44 DQS skew em relação à saída de dados 14H 0.20 ns 45 tQHS (Data Hold Skew) 1EH 0.30 ns 46 Travamento do PLL 00H Não há 47 ~ 48 00H 49 Modo de operação para temperaturas elevadas 00H n/d 50 ~61 00H 62 Revisão de SPD 12H Revisão 1.2 63 CheckSum para os bytes 0 ~ 62 F9H DDH 64 Código de identificação JEDEC para o fabricante de memória 00H HBSIE 65 Código de identificação JEDEC para o fabricante de memória 00H HBSIE 66 ~ 71 Reservado 00H 72 Planta de Fabricação 01H Planta Brasil – Guarulhos 73 Part Number do módulo 48H H 74 Part Number do módulo 42H B 75 Part Number do módulo 32H 2 76 Part Number do módulo 44H D 77 Part Number do módulo 55H U 78 Part Number do módulo 30H 0 79 Part Number do módulo 30H 0 80 Part Number do módulo 32H 2 81 Part Number do módulo 47H G 82 Part Number do módulo 45H E 83 Part Number do módulo 45H E 84 Part Number do módulo 38H 8 85 Part Number do módulo 46H F 86 Part Number do módulo 4DH M 87 Part Number do módulo 42H B 88 Part Number do módulo 30H 0 89 Part Number do módulo 38H 8 90 Part Number do módulo 00H 91 Revisão 0BH 92 Revisão 00H 93 Data de Fabricação XX Year Code 94 Data de Fabricação XX Week Code 95 ~ 98 Serial Number do módulo de memória 99 ~127 Dados reservados ao fabricante
  7. 7. HB2DU002GEE8FMB08 2GB DDR2 SDRAM DIMM 7 HIGH BRIDGE SOLUTIONS Diagrama de Blocos
  8. 8. HB2DU002GEE8FMB08 2GB DDR2 SDRAM DIMM 8 HIGH BRIDGE SOLUTIONS Especificações Elétricas • Todas as tensões são tomadas em relação ao VSS (GND). Variações Máximas Aceitáveis Parâmetro Símbolo Valores Unidade Nota Tensão (qualquer pino em relação ao VSS) VT –0.5 a +2.3 V 1 Alimentação VDD –0.5 a +2.3 V Temperatura (case) de operação TC 0 a +85 o C 1, 2 Temperatura de armazenamento Tstg – 55 a +100 o C 1 Notas: 1. Especificação do componente SDRAM DDR2. 2. Região de trabalho nominal de 0o C a +85o C. Suporta até +95o C com freqüência de auto-refresh em dobro. CUIDADO: Submeter o módulo a um stress fora dos limites definidos nesta sessão pode causar danos permanentes. Os componentes não são preparados para operar em condições fora dos limites descritos. A exposição a situações de trabalho sobre os limites máximos por longos períodos pode afetar a confiabilidade dos módulos. Condições de operação DC (TC = 0o C a +85o C) (Especificações dos componentes) Parâmetro Símbolo Min Nominal max Unidade Nota Alimentação VDD, VDDQ 1.7 1.8 1.9 V 4 VSS 0 0 0 V VDDSPD 1.7 – 3.6 V Tensão de Referência VREF 0.49 x VDDQ 0.50 x VDDQ 0.51 x VDDQ V 1, 2 Termination Voltage VTT VREF- 0.04 VREF VREF + 0.04 V 3 DC input high VIH (DC) VREF + 0.125 – VDDQ + 0.3 V DC input low VIL (DC) –0.3 – VREF + 0.125 V AC input high VIH (AC) VREF + 0.200 – – V AC input low VIL (AC) – – VREF – 0.200 V Notas: 1. A grandeza VREF pode ser selecionada pelo usuário a fim de se obter uma melhor margem a ruídos. Utiliza-se, em geral, VREF = 0.5 x VDDQ. VREF deve acompanhar as variações de VDDQ. 2. A variação pico a pico do ruído AC de VREF não pode ultrapassar o limite de ± 2% VREF (DC). 3. VTT do dispositivo que está transmitindo os dados deve seguir o sinal VREF do que os recebe. 4. VDDQ deve ser igual a VDD.
  9. 9. HB2DU002GEE8FMB08 2GB DDR2 SDRAM DIMM 9 HIGH BRIDGE SOLUTIONS Características de operação DC (TC = 0oC a +85oC, VDD = 1.8V, VSS = 0V) (Especificações de SDRAM DDR2 Elpida) Parâmetro Símbolo max. Unidade Condição de teste Corrente de Operação (ACT-PRE) IDD0 760 mA Um banco ativo; tCK = tCK(IDD), tRC = tRC (IDD), tRAS = trás min. (IDD); CKE em High, /CS em High entre comandos; Entradas de endereço variando; Entradas de dados variando. Corrente de Operação (ACT-READ-PRE) IDD1 880 mA Um só banco ativo: IOUT = 0mA; BL = 4, CL = CL(IDD), AL = 0; tCK = tCK(IDD), tRC = tRC(IDD), Entradas de endereço variando; Entradas de dados variando. Corrente de Standby Precharge desativado IDD2P 160 mA Todos os bancos suspensos (idle); tCK = tCK (IDD); CKE em Low; Todos os controles e bus de endereçamentos estáveis; Entradas de dados flutuando Corrente de Standby Quiet precharge IDD2Q 560 mA Todos os bancos suspensos (idle); tCK = tCK (IDD) CKE em H, /CS em H; Todos os controles e bus de endereçamentos estáveis; Entradas de dados flutuando Corrente de Standby Sistema em Idle IDD2N 640 mA Todos os bancos suspensos (idle); tCK = tCK (IDD) CKE em H, /CS em H; Todos os controles e bus de endereçamentos variando; Entradas de dados variando Corrente de Standby (ACT desativado) IDD3P-F 560 mA Todos os bancos ativos; tCK= tCK(IDD); CKE em Low; Todos os controles e bus de endereçamentos estáveis; Entradas de dados flutuando Saída Fast PDN MRS(12) = 0 IDD3P-S 320 mA Saída Slow PDN MRS(12) = 1 Corrente de Standby (ACT ligado) IDD3N 1440 mA Todos os bancos ativos; tCK = tCK(IDD); tRAS = tRAS (max)(IDD); tRP = tRP(IDD); CKE em High; /CS em High entre comandos válidos Outros controles e bus de endereçamento variando; Bus de dados variando Corrente de Operação (Operação de leitura do Burst) IDD4R 1360 mA Todos os bancos ativos, leitura contínua do Burst, IOUT = 0 mA; BL = 4, CL = CL(IDD), AL = 0; tCK = tCK(IDD), tRAS=tRAS max.(IDD); tRP = tRP (IDD); CKE em High; /CS em High entre comandos válidos; Entradas de endereço variando; Bus de dados variando; Corrente de Operação (Operação de escrita do Burst) IDD4W 1360 mA Todos os bancos ativos, escrita contínua do Burst; BL = 4; CL= CL(IDD), AL = 0; tCK = tCK(IDD), tRAS=tRAS max.(IDD); tRP = tRP (IDD); CKE em High; /CS em High entre comandos válidos; Entradas de endereço variando; Bus de dados variando; Corrente de Operação (Refresh – ativação externa) IDD5 2400 mA tCK = tCK (IDD); Comando Refresh ativado a cada intervalo tRFC(IDD); CKE em High; /CS em High entre comandos válidos; Todos os controles e bus de endereçamento variando; Bus de dados variando. Corrente de Operação (Self-Refresh) IDD6 160 mA Modo Self-Refresh; CK e /CK em 0V; CKE ≤ 0.2V; Todos os controles e bus de endereçamento flutuando; Bus de dados flutuando. Corrente de Operação (Bank interleaving) IDD7 2400 mA Todos os bancos sendo intercalados, IOUT = 0 mA; BL = 4, CL = CL(IDD), AL = [tRCD – 1] x tCK(IDD) tCK = tCK(IDD), tRC = tRC (IDD), tRRD = tRRD(IDD), tFAW = tFAW(IDD), tRCD = 1 x tCK(IDD); CKE em High, /CS em High entre comandos válidos; Endereços são mantidos estáveis enquanto os bancos são alterados; Bus de dados variando.
  10. 10. HB2DU002GEE8FMB08 2GB DDR2 SDRAM DIMM 10 HIGH BRIDGE SOLUTIONS Observações: 1. As medições dos parâmetros IDD são realizadas depois de o componente ser devidamente inicializado. 2. Slew Rate de entrada é o mesmo especificado nas Características AC. 3. Os parâmetros IDD são levantados com o ODT desativado. 4. O bus de dados é formado pelos DQs, DM, DQS, /DQS, RDQS e /RDQS. Os valores de IDD devem ser levantados para todas as combinações dos bits 10 e 11 do EMRS. 5. Definições: a. Sinal estável: é aquele mantido em H ou L, sem variações durante os ciclos de clock. b. Sinal flutuando: o sinal de entrada com nível de tensão de VREF = VDDQ/2. c. Sinal variando: sinais variando entre H e L com o clock. • Sinais de controle e bus de endereçamento: 1 vez a cada 2 ciclos. • Bus de dados: DQs variando 1 vez a cada ciclo. Configuração (timing) AC para as condições de teste de IDD Parâmetro Componente Componente Unidade CL (IDD) 5 6 tCK tRCD(IDD) 12.5 15 ns tRC (IDD) 57.5 60 ns tRRD (IDD) 7.5 7.5 ns tCK (IDD) 2.5 2.5 ns tRAS min. (IDD) 45 45 ns tRAS max (IDD) 70000 70000 ns tRP (IDD) 12.5 15 ns tRFC (IDD) 127.5 127.5 ns
  11. 11. HB2DU002GEE8FMB08 2GB DDR2 SDRAM DIMM 11 HIGH BRIDGE SOLUTIONS Características AC (TC = 0o C a +85o C, VDD, VDDQ = 1.8V ± 0.1V) (Especificações do componente SDRAM DDR2 Elpida) Parâmetro Símbolo Unidademin. max. Delay (ACT – Read ou ACT-Write) tRCD 15 - ns Período do commando de Precharge tRP 15 - ns ACT – Refresh – ACT tRC 60 - ns Tempo de acesso ao DQ a partir da borda de CK, /CK tAC -400 +400 ps Tempo de acesso ao DQS a partir da borda de CK, /CK tDQSCK -350 +350 ps Duty Cycle – Largura do pulso de clock (CK = High) tCH (med.) 0.48 0.52 tCK (med.) Duty Cycle – Largura do pulso de clock (CK = Low) tCL (med.) 0.48 0.52 tCK (med.) Duty Cycle – meio periodo de clock tHP Min (tCL(abs) tCL(abs)) - Intervalo de Clock (CL = 6) tCK (med.) 2500 8000 ps Hold time para as entradas DQ e DQS tDH 125 - ps Setup Time para as entradas DQ e DQS tDS 50 - ps Largura de pulso para sinais de controle e endereço tIPW 0.6 - tCK (med.) Largura de pulso para sinais de dados DQ e DM tDIPW 0.35 - tCK (med.) Intervalo High-Impedance Data-out a partir da borda de CK, /CK tHZ - tAC max ps Intervalo de DQS, /DQS em low-impedance a partir da borda de CK, /CK tLZ (DQS) tAC min tAC max ps Intervalo de DQ em low-impedance a partir da borda de CK, /CK tLZ (DQ) 2x tAC min tAC max ps DQS-DQ skew tDQSQ - 200 ps Fator DQ hold skew tQHS - 300 ps Tempo de hold DQ/DQS a partir do DQS tQH tHP– tQHS - ps Tempo de estabilização do DQS tDQSS -0.25 +0.25 tCK (med.) Duty Cycle – largura de pulso de entrada de DQS (DQS em High) tDQSH 0.35 - tCK (med.) Duty Cycle – largura de pulso de entrada de DQS (DQS em Low) tDQSL 0.35 - tCK (med.) Delay entre o setup CK e a borda do sinal DQS tDSS 0.2 - tCK (med.)
  12. 12. HB2DU002GEE8FMB08 2GB DDR2 SDRAM DIMM 12 HIGH BRIDGE SOLUTIONS Parâmetro Símbolo Unidademin. max. Hold time do para a borda de DQS a partir de CK tDSH 0.2 - tCK (med.) Cycle time para acionamento do Modo Register tMRD 2 - nCK Write postamble (Intervalo de comandos estáveis após a escrita) tWPST 0.4 0.6 tCK (med.) Write preamble (Intervalo de comandos estáveis antes da escrita) tWPRE 0.35 - tCK (med.) Hold time para entrada de endereços e comandos tIH 250 - ps Tempo de setup para endereços e comandos tIS 175 - ps Read Preamble (Intervalo de comandos estáveis antes da leitura) tRPRE 0.9 1.1 tCK (med.) Read Postamble (Intervalo de comandos estáveis após a leitura) tRPST 0.4 0.6 tCK (med.) Delay entre Active e Precharge tRAS 45 70000 ns Intervalo de troca de bancos ativos (Act bank A to Act bank B) tRRD 7.5 - ns Intervalo Four Active Window tFAW 35 - ns Delay de /CAS a /CAS tCCD 2 - nCK Tempo de Write Recovery tWR 15 - ns Auto Precharge Write Recovery + Precharge time tDAL WR+ RU(t RP/tC K) - nCK Delay entre comandos de escrita e leitura tWTR 7.5 - ns Delay entre comandos de escrita e precharge tRTP 7.5 - ns Saída do modo self-refresh sem comando de leitura tXSNR tRFC +10 - ns Saída do modo self-refresh para comando de leitura tXSRD 200 - nCK Saída do modo Precharge Power-Down sem comando de leitura tXP 2 - nCK Saída do modo Active Power-Down para comando de leitura tXARD 2 - nCK Saída do modo Active Power-Down para comando de leitura (modo de baixa energia) tXARDS 8 – AL - nCK Largura de pulso mínima para CKE (sinal em High ou Low) tCKE 3 - nCK Intervalo entre comandos de Refresh e Active tRFC 127.5 - ns Intervalo de refresh periódico ( 0o C ≤ TC ≤ +85o C) (+85o C ≤ TC ≤ +95o C) tREFI - 7.8 µs Tempo mínimo em que o clock permanece ligado após o sinal CKE cair para nível Low tREFI - 3.9 µs tDELAY tIS+ tCH( med) +tIH - ns
  13. 13. HB2DU002GEE8FMB08 2GB DDR2 SDRAM DIMM 13 HIGH BRIDGE SOLUTIONS Funções dos Pinos • CK, /CK (input) Os sinais CK e /CK são as entradas principais de clock. Todas as entradas, exceto DMs, DQSs e DQs, são referenciados à borda de subida de CK e também ao nível VREF. Em operações de leitura, DQSs e DQs são referenciados com relação ao ponto de cruzamento entre CK e /CK. Já para operações de escrita, DMs e DQs têm como referência o ponto de cruzamento entre DQS e o nível VREF. Para operações de escrita, o DQS é referenciado ao ponto de cruzamento entre os sinais CK e /CK. • /CS (input) O /CS (Chip Select) habilita o funcionamento do CI de memória. Quando /CS está em low, comandos e dados podem ser inseridos. Para /CS em High, todas as entradas serão ignoradas, ainda assim, informações internas de operação (bancos ativos, burst, etc.) são mantidas. • /RAS, /CAS e /WE (input) Os sinais /RAS (Row Address Strobe), /CAS (Column Address Strobe) e /WE (Write Enable) definem as operações de leitura e escrita dependendo de suas possíveis combinações. • A0 a A13 (input) O endereçamento é dado pelos pinos de endereço A0 ~ A13 da seguinte forma: primeiramente define-se a linha de endereço (AX0 a AX13) através dos pinos A0 ~ A13 na borda de subida de CK durante o ciclo de comando ACTIVE. Em seguida é definida a coluna de endereço (AY0 a AY9) através dos pinos A0 ~ A9 na borda de subida de CK durante o ciclo de comando de escrita ou leitura. Os níveis lógicos de cada pino de endereço são tomados em relação à VREF. O endereçamento de coluna definido torna-se então o ponto de início da operação de burst. • A10 (A10) (input) O pino A10 define o modo de precharge que será adotado quando temos um comando de escrita, leitura ou um comando de ativação de precharge. Se A10 = High no momento em que o precharge é ativado, todos os bancos são submetidos ao precharge. Se A10 = Low no momento do comando de precharge, somente o banco selecionado por BA0, BA1 e BA2 é submetido ao precharge. Se A10 = High no instante de um comando de escrita ou leitura, a função auto- precharge é habilitada, caso A10 = Low nesta situação, o auto-precharge fica desabilitado. • BA0, BA1, BA2 (input) Estes são os sinais de seleção de banco de memória. Os componentes de 1Gbit utilizados nos módulos de 1GB apresentam 8 bancos, acessados através das combinações possíveis entre BA0, BA1 e BA2. • CKE (input) O sinal CKE (Clock Enable) controla os modos Power-down e self-refresh, que são habilitados quando CKE = Low. O CKE deve ser mantido em hold, no mínimo, um ciclo de clock. • DQ (input e output) As informações são transmitidas, escrita ou leitura, através destes pinos. • DQS e /DQS (input e output) Os sinais DQS e /DQS atuam como data strobes, habilitando a transferência de dados.
  14. 14. HB2DU002GEE8FMB08 2GB DDR2 SDRAM DIMM 14 HIGH BRIDGE SOLUTIONS • DM (input) Este é o sinal de referência para a função data mask. Ele é ativado no instante em que os sinais DQS e /DQS se cruzam. • VDD (Power supply) Alimentação do módulo, 1.8V é a tensão nominal. • VDDSPD (EEPROM Power supply) Alimentação da EEPROM que contém as informações do SPD. • VSS Ground do circuito. Dimensões Físicas do Módulo

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