апкс 2011 01_введение

1. Обзор современных цифровых
устройств, средств, методов и
элементной базы для их
проектирования

Автоматизация проектирования
компьютерных систем

д.т.н. Хаханова И.В, каф.АПВТ, ХНУРЭ
2/9/2011 e-mail: hahanova@mail.ru 1

Цель лекции и содержание
 Цель – современное состояние
проектирования цифровых устройств
 План
1. Цель, задачи и структура курса
2. Законы развития электроники
3. Языки описания SoC
4. Системный уровень проектирования
5. TLM-модели

2/9/2011 д.т.н. Хаханова И.В, каф.АПВТ, ХНУРЭ 2
e-mail: hahanova@mail.ru

Термины и сокращения
 SoC – system on chip - система на кристале
 RTL – register-transfer level – уровень регистровых
передач
 HDVL – hardware description and verification language
 ESL – Electronic System Level


1 Организационные моменты
 Курс состоит из: Вид заняття / контрольний захід

Ваговий

лб. №1
лб. №2
лб. №3

КТ2
лб. №4
лб. №5

КТ2
коефіцієнт

Тест

Тест
 22 лекций
 5 лабораторных работ
 2 Контрольные точки

10
10
10

10
10
25
25
55

45
 Модульный экзамен
 Включен в бакалаврский экзамен
 Лекции, методические указания для лабораторных
работ, рабочая программа курса и др. материалы
по адресу:
10.13.20.100libraryeducationХахановаАПКС
 Бонусы: Лк – 1 балл, контр.


2 Цель и структура курса
 Цель. Изучение современных методов
проектирования и верификации цифровых
устройств.
 Структура курса:
 Design
• Язык проектирование Verilog.
• Синтез и имплементация цифровых устройств.
• SystemVerilog для проектирования
 Verification
• SystemVerilog для верификации


Закон Мура (Moore’s Law)
“Число транзисторов в микросхемах
удваивается каждые 1.5 года без
увеличения их стоимости.”

Gordon E. Moore: “Число
транзисторов в микросхемах
ежегодно удваивается”
1965-1975 – 17 month, (1965)
1975-1985 – 22 month,
1985-1995 – 32 month,
now – 22-24 month.
Специалисты компании Intel
оценивают период времени за
который происходит удваивание
транзисторов в микросхеме
равным 18 месяцам.


Эмпирические законы развития электроники

Закон Мерфи
 «If there are two or more
ways to do something, and
one of those ways can result
in a catastrophe, then
someone will do it.»

«Если существуют две или
несколько возможностей, и
одна из них может привести
к катастрофе, кто-нибудь
выберет ее.»

Закон Рока (Rock’s Law)
“Производительность оборудования для
выпуска полупроводников удваивается
каждые 4 года.”

Artur Rock – инвестор Intel


I. Языки проектирования SoC

Requirements
Matlab
Architecture
HW/SW
Behavior
Vera SystemC
Functional
Verification e
Sugar
TestBench System Jeda
VHDL Verilog
RTL Verilog
Gates
Transistors


Язык описания аппаратуры VHDL

 VHDL – VHSIC Hardware Description  Стандарты:
Language.  IEEE Std 1076–1987 – первый
 VHSIC – Very High Speed Integrated стандарт
Circuit (высокоскоростные  IEEE Std 1076–1993 – стандарт,
интегральные схемы). который был базовым долгое
 1985 г. – Начало финансирования время
программы VHSIC Министерством  IEEE Std 1076–2000 –
Обороны США, результатом работы незначительные изменения
которой – язык VHDL предыдущего стандарта,
 VHDL более сложный язык, чем добавлены защищенные типы
Verilog, его труднее изучать и данных.
использовать. Обладает большей  IEEE Std 1076-2002 –
гибкостью, что является его незначительные изменения
преимуществом и недостатком. предыдущего стандарта.
 Из-за богатства допустимых стилей Упрощается работа с портами
кода VHDL лучше подходит для режима buffer.
работы с очень сложными  IEEE Std 1076-2008 (ранее
проектами. названный как 1076-200x).
 Популярен в Европе, США и Канаде, Глобальная модификация
не пользуется успехом в Японии. стандарта. Внесено много новых
конструкций.


Язык Описания аппаратуры: Verilog
 1984 -1985 гг. Филип Мурби  Стандарты
(Philip Moorby) разрабатывает
язык Verilog, который  IEEE Std 1364-95.
принадлежит фирме Gateway  IEEE Std 1364-2001
Design Automatiion. значительно переработанный
 1985-1987гг. Рост популярности по сравнению с предыдущим.
Verilog.
 1990 г.Фирма Cadence покупает  IEEE Std 1364-2005 добавил
Gateway и делает язык Verilog небольшие исправления,
общедоступным уточнения.
 1993 г. 85% всех ASIC-проектов  Verilog проще для анализа
разрабатывается с помощью использования.
Verilog  Получил признание в
 1995 г. Создается IEEE-1364 - проектировании ASIC схем,
стандарт языка Verilog особенно для проектов низкого
 2000 г. Более 10000 уровня.
разработчиков SUN, Apple и  Наиболее популярен в
Motorola работают на Verilog Северной Америке и Азии,
 2001 г. Стандарт 1364- 2001 особенно в Японии.
“Verilog- 2001” Непопулярен в Европе.


Язык системного моделирования SystemC
 Версия языка C++, адаптированная и стандартизированная для
проектирования на системном уровне.
 Единый язык для проектирования и верификации
 Стандарт:
 IEEE Std.1666-2005 SystemC (Open SystemC Initiative (OSCI))
 IEEE Std.1666-2007
 Позволяет
 представлять архитектурные и другие атрибуты моделей системного
уровня в форме классов языка C++ с открытым исходным кодом;
 выполнять проектирование и верификацию на системном уровне,
независимо от деталей реализации аппаратуры или программного
обеспечения.
 выполнять совместную верификации с RTL –проектами.
 Высокий уровень описания дает возможность быстрее и продуктивнее
выполнять анализ выбора компромиссного решения для архитектуры,
чем на RTL-уровне.
 Верификация системной архитектуры происходит быстрее, чем более
детальной по временным параметрам или расположению внешних
контактов , а следовательно более громоздкой, RTL-моделиl.

Язык проектирования и верификации SystemVerilog.1

 SystemVerilog, язык описания и верификации аппаратуры
(HDVL)
 Стандарт:
 IEEE Std. 1800-2005 SystemVerilog (Accellera)
 IEEE Std. 1800-2009
 Является расширением стандарта IEEE 1364 Verilog-2001 и
позволил значительно повысить производительность
проектирования состоящих из большого числа вентилей, с
большой загруженностью шины проектов.
 Предназначен для создания непрерывного процесса
проектированя SoC, начиная от поведения и заканчивая
GDSII-описанием.
 Поддерживает создание TL-моделей. Совпадение свойств
верификации между SystemC и SystemVerilog являются
основой для связей между системным уровнем и
реализацией кристалла.


 Имеет Direct Programming Interface (DPI), который позволяет
вызывать функции C/C++/SystemC и наоборот, т.е выполнять
совместное моделирования Verilog-моделей с компонентами,
разработанными с помощью SystemVerilog и SystemC.
 Поддерживает все современные методы верификации:
 Псевдослучайную генерацию тестов (Constraint Random
Generation)
 Ассерции (Assertion)
 Вычисление Coverage Driven Verification.
 Может быть использован для HW-проектирования и
верификации; может частично использоваться при создании
TestBench для Verilog или VHDL. Например, проектировщик
может применить возможности Random Generation, включив
некоторые из свойств SystemVerilog Random без
необходимости создания целой среды верификации.



 Методология верификации SystemVerilog
основывается на трех типах блоков, которые могут
быть использованы по отдельности или все вместе:
 Stimuli. Проект, использующий автоматически
генерируемые сценарии с псевдослучайными
последовательностями - constrained-random (CR)
генерирование тестов.
 Check. Поведение проекта (ассерции) и выходные данные
(scoreboard) для верификации правильности операций.
 Measure Метрика функционального покрытия для
обеспечения обратной связи для генерирования и анализа
выполнения процесса верификации.
 Использование описанных методов верификации,
которые включают процесс моделирования, отладки
и оценки покрытия, называется Coverage Driven
Verification.

Закон Вирта (Wirth’s Law) . 1
"Снижение скорости программного
обеспечения происходит быстрее
роста скорости аппаратуры"
Никлаус Вирт (Niklaus Wirth), 1995 г


Закон Вирта (Wirth’s Law).2
“Groves giveth, and Gates taketh away.”

И это так, как только благодаря Энди Гроуву (Andy
Grove, Intel) скорость аппаратуры возрастает, так тут
же Билл Гейтс (Bill Gate, Microsoft) увеличивает
объем необходимых вычислений.


Electronic System Level (ESL)
 В 2004 г International Technology Roadmap for
Semiconductors(ITRS) дала определение ESL.

 ESL – это по абстракции находящийся над RTL
уровень описания моделей, который
применяется для проектирования hardware и
software. К этому уровню относятся
поведенческие (до деления на HW/SW) и
архитектурные модели цифровых устройств.
 Преимущества ESL:
 повышение уровня абстракции представления системы;
 возможность использования более высокого уровня для
reuse-проектов;
 поддержка непрерывной цепи проектирования, начиная с
верхнего абстрактного уровня.

Основы методологии TLM

 Основной концепцией TLM является создание
модели уровня детализации достаточной для
решения отдельной задачи проектирования
компонентов системы.
 Системная архитектурная модель (SAM) - эта
модель, которая является средством
коммуникации между группами
проектировщиков алгоритмов, программного
обеспечения и аппаратуры.


Модели абстракции.1
More Accurate

Cycle-Timed TLM RTL

Модель Функциональность Коммуникации
Functionality

Approximate- SAM UT UT
TLM TLM
Timed Component assembly UT AT
T Bus arbitration AT AT
L Bus functional (BFM) CT AT
Un-Timed TLM M Cycle-accurate
SAM AT CT
computation
RTL CT CT

Un-Timed Approximate- Cycle-Timed More Accurate
Timed
Communication
 Коммуникации между  Un-timed (UT)
подсистемами и  Approximately-timed (AT)
функциональность могут быть  Cycle-timed (CT)
разработаны и детализированы
независимо друг от друга

Модели абстракции.2
 Модели, поддерживающие детальное потактовое
(cycle-timed) описание функциональности и
коммуникаций, являются моделями уровня передачи
данных - это RTL-модели.
 Модели без использования детализации времени (un-
timed) для функциональности и коммуникации
являются SAM-моделями.
 Остальные четыре модели (обозначенные TLM)
называются моделями с аппроксимированным
временем (approximately-timed) и используют
статическое или расчетное время для описания
временных требований подсистем.


Пример временной диаграммы шины
Generic Bus Timing
Component Assembly Model Transaction
Bus Arbitration Model Transaction

Clock

Bus_req[0:1] Device 0 request

Bus_gnt[0:1] Device 0 grant

Bus_ack Acknowledge

Addr_data Addr Data 0 Data 1 Data 2


Этапы проектирование с TLM
Requirement Definition

Requirements
Document

System Architecture Model
Development

SAM

Transaction Level Model
Development

TLM
HW
SW
HW Verification
Design and
Refinement Environment
Development
Development

RTL

RTL to GDSII Flow


Задачи решаемые TLM
 Определение свойств имплементации, таких как
деление на HW и SW; распределение HW между
ASIC, FPGA и board-реализациями; разработка
архитектуры шины; определение или выбор
сопроцессора и т.д.
 Разработка платформы для системного программного
обеспечения
 “Золотой эталон” для функциональной верификации
аппаратуры
 Разработка микро-архитектуры аппаратуры и основ
для создания детального спецификации hardware.


Преимущества использования TLM

 Возможность более ранней разработки
software
 Более раннее и качественное создание
TestBench для функциональной верификации
 Наличие четкого и непрерывного пути
проектирования от требований пользователя
до создания детальной спецификации
hardware и software


Типы цифровых устройств

 ASIC
 ASSP (Application-Specific Standard Product)
 ASIC (Application-Specific Integrated Circuit)

 PLD
 CPLD (Complex Programmable Logic Device)
 FPGA (Field Programmable Gate Array)


Тенденции развития рынка электроники

 Многопроцессорные системы и многоядерные
процессоры
 Системы и сети на кристаллах
 DSP
 Портативные устройства
 Wireless системы
 Реконфигурируемые системы
 Встроенные системы


Контрольные вопросы и задания
1. Закон Мура.
2. Какой период времени, по оценкам компания Интел, необходимым для
увеличения числа транзисторов в два раза?
3. Дать определение ESL уровня проектирования.
4. Характеристики моделей уровня транзакций.
5. Классификация моделей цифровых устройств по детализации
временных параметров при описании их функциональности и
коммуникаций.
6. Дать определение системной архитектурной модели..


апкс 2011 01_введение

Recomendados

Recomendados

Mais conteúdo relacionado

Destaque

Destaque (15)

Semelhante a апкс 2011 01_введение

Semelhante a апкс 2011 01_введение (6)

Mais de Irina Hahanova

Mais de Irina Hahanova (13)

апкс 2011 01_введение