Dispositivos logicos programables

INSTITUTO TECNOLOGICO
SUPERIOR
DE FELIPE CARRILLO
PUERTO
Ing. Sistemas computacionales
GRUPO: B J-4
SEMESTRE 4
Integrantes:
• Angulo Estrella Jesús Alberto
• Canul Chan Rolando
• Ketz López Andrea
• Gonzales May Patricio
• Pool Puc Ángel
• Yama May Luis
Dr. Niels Aranda Cuevas
Unidad 5
Tema : Dispositivos Lógicos
Programables

Son dispositivos formados por arreglos de
compuertas AND y OR que se pueden
programar para conseguir funciones
lógicas especificas
Son utilizados en muchas aplicaciones para
reemplazar a los circuitos SSI Y MSI.
2
DEFINICION DE PLD
P R I N C I P I O S E L E C T R Ó N I C O S Y A P L I C A C I O N E S
D I G I T A L E S

CLASIFICACION DE LOS PLDS
PROM; memoria programable de solo lectura
PLA; Matriz lógica programable
PAL; Lógica de matriz programable
GAL; Lógica de matriz genérica ó matriz lógica
genérica.
3
D I G I T A L E S

QUE ES UNA MATRIZ
PROGRAMABLE
Se define así a una red de conductores distribuidos en filas y columnas con
un fusible en cada punto de intersección
4
D I G I T A L E S

PROM: MEMORIA PROGRAMABLE DE SOLO
LECTURA
Se estructura por un conjunto fijo (no
programable) de puertas AND conectadas
como decodificador y una matriz OR
programable (ver manual wincupl fig 1.1).
5
D I G I T A L E S

PLA: MATRIZ LÓGICA
PROGRAMABLE
El PLA, esun PLD formado por una matriz
AND programable y una matriz OR
programable (FPLA).(ver manual wincupl fig
1.3).
6
D I G I T A L E S

PAL: LÓGICA CON MATRIZ
PROGRAMABLE
El PAL, es un PLD formado por una matriz
AND programable y una matriz OR fija con
su correspondiente logica de salida.(ver
manual wincupl fig 1.3).
7
D I G I T A L E S

GAL: LÓGICA CON MATRIZ
GENERICA
La GAL, es un PLD que al igual que la PAL se
forma con una matriz AND programable y
una matriz OR fija, pero la GAL a diferencia
de la PAL es reprogramable al igual que sus
salidas. (ver manual wincupl fig. 1.2).
Utiliza tecnologia E2CMOS.
8
D I G I T A L E S

OTROS DISPOSITIVOS EN EL
MERCADO
ASIC: Circuito integrado de aplicación
especifica
FPGA: Arreglo de compuertas programables
en el campo fig 1.49
CPLDs: Dispositivos logicos programables
complejos.
9
D I G I T A L E S

TECNOLOGIAS
CMOS: Semiconductor de oxido metalico
complementario.
Bipolar TTL.
GaAs: Arseniuro de galio.
ECL: Logica acoplada por emisor
BiCMOS: CMOS bipolar.
ECL/bipolar
10
D I G I T A L E S

EMPAQUETAMIENTO DE LOS CIS
11
• DIP
•SKINNY DIP
• LCC, PLCC
• QFP
• SOIC
•TSOP
•PGA
D I G I T A L E S

LAS GALS A FONDO
12
Lattice, the inventor of the Generic Array Logic™ (GAL®) family of low density,
E2CMOS PLDs is the leading supplier of low density CMOS PLDs in the world.
Features such as industry leading performance, full reprogrammability, low power
consumption, 100% testability and 100% programming yields make the GAL
family the preferred choice among system designers. The GAL family contains a
comprehensive array of product architectures with a variety of performance levels
specified across commercial, industrial and military (MIL-STD-883) operating
ranges to meet the demands of any system logic design.
D I G I T A L E S

DEFINICION
13
Como ya se estableció, una GAL está formada por una matriz de puertas AND
reprogramable conectada a una matriz de puertas OR fija. Al igual que las PAL
su estructura permite expresar cualquier expresión lógica de suma de
términos producto
D I G I T A L E S

DIAGRAMA A BLOQUES DE
UNA GAL
14
• OLMC; Macroceldas lógicas de salida; lógica de compuertas OR y lógica
programable, esto permite tener varias entradas y varias salidas.
•Las OLMC pueden ser programadas como lógica secuencial ó lógica
combinacional
D I G I T A L E S

IDENTIFICACION DE UNA GAL
15
GAL 22V10
matriz
logica
generica
no.
Entradas
Config
de salida
variabe
No. De
salidas
D I G I T A L E S

IDENTIFICACION DE UNA GAL
16
D I G I T A L E S

GAL22V10
17
DIAGRAMA A
BLOQUES
D I G I T A L E S

PATILLAJE DE LA GAL22V10
18
D I G I T A L E S

MATRIZ DE LA GAL22V10
19
D I G I T A L E S

PROGRAMACION DE LA GAL22V10
CON WINCUPL
20
D I G I T A L E S

PROGRAMACION DE LA GAL22V10
CON WINCUPL
21
D I G I T A L E S

PROGRAMACION DE LA
GAL22V10
22
When creating any design, it is generally considered good practice to implement
the design using a “Top-Down” approach. A Top-Down design is characterized by
starting with a global definition of the design, then repeating the global definition
process for each element of the main definition, etc., until the entire project has
been defined. CUPL offers many features that accommodate this type of design.
D I G I T A L E S

LOS DISPOSITIVOS LÓGICOS PROGRAMABLES
(PLDS) SON CIRCUITOS CUYA FUNCIONALIDAD
ES PROGRAMABLE,
ES DECIR, NOSOTROS DEBEMOS
DEFINIRLA, Y, EN ALGUNOS CASOS, PODEMOS
MODIFICARLA POSTERIORMENTE.
23
D I G I T A L E S

QUE ES GAL22V10
24
• Un circuito integrado de 24 patillas
• Tiene 12 entradas dedicadas y 10 E/S
• patilla 12 es GROUND y 24 es +Vcc
• Es de tecnologia E2CMOS de alto rendimiento: Reconfigurable
Logic, Reprogrammable Cells, High Speed Electrical Erasure (<100ms),
20 Year Data Retention.
• 4 ns max de tiempo de retraso en la propagación
D I G I T A L E S

QUE ES OLMC
25
• OLMC= OUTPUT LOGIC MACROCELL
The GAL22V10 has a variable number of product terms per
OLMC. Of the ten available OLMCs, two OLMCs have access
to eight product terms (pins 14 and 23, DIP pinout), two have
ten product terms (pins 15 and 22), two have twelve product
terms (pins 16 and 21), two have fourteen product terms
(pins 17 and 20), and two OLMCs have sixteen product terms
(pins 18 and 19). In addition to the product terms available for
logic, each OLMC has an additional product-term dedicated to
output enable control.
D I G I T A L E S

26
DECLARATION OF LANGUAGE ELEMENTS
.
This section describes the elements that comprise the
CUPL logic description language
D I G I T A L E S

PIN/NODE DEFINITION
27
Since the PIN definitions must be declared at the beginning of the source file,
their definition is a natural starting point for a design.
D I G I T A L E S

USAGE OF THE LANGUAGE
SYNTAX
28
Logical Operators
D I G I T A L E S

USING ARITHMETIC OPERATORS AND FUNCTIONS
29
D I G I T A L E S

30
USO DE WINCUPL
• Software para la creacion de programas con extensión .pld
• Software para compilar y obtener archivo . Jed
• software para obtener archivo .lst .doc
• Software para simulacion con archivos .si .so
D I G I T A L E S

TIPOS DE CIRCUITOS SECUENCIALES
Existen dos tipos de circuitos secuenciales
 Sincrónicos: Son sistemas cuyo comportamiento puede
definirse a partir del conocimiento de sus señales en instantes
discretos de tiempo.
 Asincrónicos: Depende del orden que cambien las señales de
entrada y pueda ser afectadas en un instante dado de tiempo.
D I G I T A L E S 31

SISTEMAS SINCRÓNICOS (SÍNCRONOS O
CON CLOCK)
Son sistemas que actúan bajo un control de tiempo, este control se denomina reloj
(clock).
 Clock: es una señal que se alterna entre los valores lógicos 0 y 1 en un periodo
regular.
32
Fig. 1: Señales de Clock
T
D I G I T A L E S

EL CLOCK
El Periodo (T): es el tamaño en tiempo de un ciclo.
La Frecuencia (f): es el inverso del periodo, 1/T y está dada en Hertz (Hz).
 Ejemplo:
 Una señal con frecuencia de 200 MHz, corresponde a una señal que tenga
un periodo de 5 ns.
En la mayoría de los sistemas sincrónicos, los cambios ocurren en las
transiciones donde la señal cambia de 0 a 1 ó de 1 a 0.
33
D I G I T A L E S

DIAGRAMA CONCEPTUAL DE UN
SISTEMA SECUENCIAL
34
Lógica Combinatoria
Memoria
.
.
.
x1
xn
Clock
.
.
. .
.
.
Z1
Zk
.
.
.
q1
qm
D I G I T A L E S

COMENTARIOS SOBRE EL DIAGRAMA
Tiene n entradas, (x’s)
El clock se comporta como una entrada más.
Tiene k salidas (z’s)
Tiene m dispositivos de almacenamiento binario (q’s)
Cada dispositivo podrá tener una o dos señales de
entrada
Muchos sistemas tiene solo una entrada y una
salida, pero veremos ejemplos con varias entradas
e incluso algunos sistemas que no tienen entradas
a no ser el clock.
Memoria: Flip-Flop’s.
35
D I G I T A L E S

TABLAS Y DIAGRAMAS DE ESTADOS (1)
Ejemplo de un sistema secuencial:
 EJE6: Un sistema con una entrada x y una salida z, de tal
forma que z = 1, si x ha sido 1 por tres pulsos de clock
consecutivos.
 Para este ejemplo, el sistema debe almacenar en memoria la
información de los últimos tres estados de la entrada y producir
una salida basada en esa información.
 Estado: Lo que se almacena en la memoria es el estado del
sistema.
36
D I G I T A L E S

En este ejemplo, la salida depende únicamente del
estado del sistema y que se haya seguido el patrón
definido en la entrada del sistema.
E este tipo de Máquinas de Estado que sólo dependen
del estado actual del sistema son llamadas de
Modelos Moore ó Máquinas Moore, debido a Edward
F. Moore*.
* Edward F. Moore, un pionero de las Máquinas de
estados, quien escribió Gedanken-experiments on Sequential
Machines, pp 129 – 153, Automata Studies, Annals of
Mathematical Studies, no. 34, Princeton University
Press, Princeton, N. J., 1956.
37
D I G I T A L E S

No abordaremos todavía el diseño de un sistema
secuencial, pero daremos las herramientas necesarias
para describirlo.
 Tabla de Estados: es una tabla que describe las transiciones
de una máquina de estados finitos, en otras palabras, muestra
las relaciones funcionales entre las entradas, salidas y estados
de la memoria. Para cada combinación y cada estado, indica
cual será la salida y cual será el próximo estado después del
siguiente pulso de clock.
38
D I G I T A L E S

 Diagrama de Estados: Es una representación gráfica del
comportamiento del sistema, mostrando cada combinación de
entrada y cada estado, de la misma forma muestra el resultado
de la salida y el valor del estado siguiente después de un pulso
de clock.
A continuación veremos la tabla y el diagrama de estados
para el EJE6.
39
D I G I T A L E S

Estado Estado Siguiente
Presente x = 0 x = 1 Salida
A A B 0
B A C 0
C A D 0
D A D 1
40
Tabla y diagrama de estados para el EJE6
En el futuro nos referiremos al Estado Presente por el símbolo q y el Estado
Siguiente por el símbolo q*.
D I G I T A L E S

TIMING TRACE (RASTREO EN EL TIEMPO)
Un timing trace, es un conjunto de valores para las
entradas y salidas arreglados en una forma
consecutiva con relación a los pulsos de clock. Es
usado normalmente para explicar o clarificar el
comportamiento de un sistema.
x 0 1 1 0 1 1 1 0 0 1 0 1 1 1 1 1 0 0
q ? A B C A B C D A A B A B C D D D A A ?
z ? 0 0 0 0 0 0 1 0 0 0 0 0 0 1 1 1 0 0 0 0
41
Timing trace para el EJE6
D I G I T A L E S

42
D I G I T A L E S

LATCH
Un Latch es un dispositivo binario de
almacenamiento, construido con dos o más
compuertas con realimentación.
43
Un Latch con compuertas NOR
P
Q
P = (S + Q)’
Q = (R + P)’
Ecuaciones del sistema
S = Set
R = Reset
D I G I T A L E S

UN LATCH CON GATILLO (GATED)
44
En este latch, cuando la señal del gate es inactiva, tanto SG y RG serán 0 y el latch
permanece sin cambios. Únicamente cuando la señal del gate es 1 el latch podrá
recibir el valor 0 ó 1 así como el latch anterior.
D I G I T A L E S

EL FLIP FLOP
El Flip Flop es un dispositivo de almacenamiento binario
con colck.
Bajo operaciones normales este dispositivo almacenará un
1 ó un 0 y sólo cambiarán estos valores en el momento
que ocurra una transición del clock.
 Las transiciones que pueden producir cambios en el sistema
pueden ser cuando el clock va de 0 a 1, disparo por rampa de
subida (leadign-edge triggered), o cuando el clock va de 1 a
0, disparo por rampa de bajada (trailing-edge triggered).
45
D I G I T A L E S

RAMPAS DE SUBIDA Y DE BAJADA
46
Rampa de
bajada
Rampa de
subida
Clock
0
1
D I G I T A L E S

FLIP FLOP TIPO D (1)
Existen varios tipos de Flip Flops, nos concentraremos en dos tipos, el D y
el JK, el Flip Flop tipo D es el más usado y es encontrado comúnmente
en dispositivos lógicos programables.
Otros, SR y T.
47
D I G I T A L E S

FLIP FLOP TIPO D (2)
Es el más sencillo en su operación.
El nombre proviene de Delay (retardo), ya que su salida es
un reflejo de lo que hay en la entrada con un retardo de un
ciclo de clock.
48
D
q
q’
Clock
D
q
q’
Clock
D con rampa de bajada D con rampa de subida
D I G I T A L E S

FLIP FLOP D, TABLA DE COMPORTAMIENTO Y
DIAGRAMA DE ESTADOS
49
D q q*
0 0 0
0 1 0
1 0 1
1 1 1
D q*
0 0
1 1
q* = D
Ecuación
D I G I T A L E S

COMPORTAMIENTO DE UN FLIP FLOP
TIPO D CON RAMPA DE BAJADA
Diagrama de tiempo
50
D I G I T A L E S

VARIACIÓN DE LA ENTRADA
51
La salida no se verá
afectada, ya que el
valor de la entrada D
solo es relevante en
el instante de la
rampa de bajada
D I G I T A L E S

COMPORTAMIENTO DE UN FLIP FLOP
TIPO D CON RAMPA DE SUBIDA
Diagrama de tiempo
52
D I G I T A L E S

FLIP FLOPS CON “CLEAR” Y “PRESET”
Cualquier tipo de Flip Flop podrá contar con estas
entradas asincrónicas, en el caso de Flip Flops
tipo D tenemos:
53
D q
q’Clock
PRE
CLR
PRE’ CLR’ D q q*
0 1 X X 1 Constante
inmediata1 0 X X 0
0 0 X X - Invalido
1 1 0 0 0
1 1 0 1 0 Normal
1 1 1 0 1
1 1 1 1 1
D I G I T A L E S

DIAGRAMA DE TIEMPO PARA UN
FLIP FLOP CON CLEAR Y PRESET
54
D I G I T A L E S

FLIP FLOP SR (SET-RESET)
Tiene dos entradas con el mismo significado que el Latch SR
 Tablas de comportamiento
55
S R q q*
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 -
1 1 1 -
S R q*
0 0 q
0 1 0
1 0 1
1 1 -
No permitido
No permitido
D I G I T A L E S

FLIP FLOP SR – DIAGRAMA DE
ESTADOS Y ECUACIÓN
56
x 1
1 x 1
00 01 11 10
qSR
0
1
q* = S + R’q
D I G I T A L E S

FLIP FLOP SR
57
D I G I T A L E S

FLIP FLOP TIPO T (TOGGLE)
Tiene una entrada T, de tal forma que si T = 1, el Flip
Flop cambia el valor del estado actual y si T = 0, el
estado permanece sin cambios.
Tablas de Comportamiento
58
T q q*
0 0 0
0 1 1
1 0 1
1 1 0
T q*
0 q
1 q’
D I G I T A L E S

DIAGRAMA DE ESTADOS PARA LE
FLIP FLOP T
59
0 1
1
1
0
0T
Ecuación para el comportamiento del Flip Flop
q* = T q+
D I G I T A L E S

FLIP FLOP T
60
D I G I T A L E S

FLIP FLOP TIPO JK
Es una combinación del SR y del T, siendo así, su
comportamiento es como el SR, con excepción cuando
sus entradas J = K = 1 provoca que el Flip Flop cambie de
estado, como si fuera un Flip Flop T.
Tablas de comportamiento:
61
J K q q*
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 0
J K q*
0 0 q
0 1 0
1 0 1
1 1 q’
D I G I T A L E S

DIAGRAMA DE ESTADOS PARA LE
FLIP FLOP JK
62
0 1
10
11
10
11
00
01
00
10JK
1 1
1 1
00 01 11 10
qJK
0
1
q* = Jq’+ K’q
D I G I T A L E S

FLIP FLOP JK
63
D I G I T A L E S

64
D I G I T A L E S

CIRCUITO SECUENCIAL – MODELO
TIPO MOORE CON FLIP FLOPS TIPO
D
65
•Del circuito encontramos:
2
12
1211
qz
xqD
qxqqD
1 2
D I G I T A L E S

TABLA Y DIAGRAMA DE ESTADOS
DEL CIRCUITO
66
q1* q2*
q1 q2 x = 0 x = 1 z
0 0 0 0 1 0 1
0 1 0 0 1 0 0
1 0 1 0 1 1 1
1 1 0 0 0 1 0
1
00
0
01
1
10
0
11
00
1
0
1 1
0
1
D I G I T A L E S

CIRCUITO SECUENCIAL – MODELO
TIPO MOORE CON FLIP FLOPS TIPO
JK
67
Este es un circuito de modelo tipo
Moore, ya que la salida z, que es igual
a A + B, es una función del estado, o
sea, el contenido de los flip flops, y no
de la entrada x.
BAz
AxKJ
BxKxJ
BB
AA
D I G I T A L E S

TABLA DE ESTADOS PARA EL
EJEMPLO ANTERIOR
68
A* B*
A B x = 0 x = 1 z
0 0 0 1 1 1 0
0 1 0 0 1 0 1
1 0 1 0 0 1 1
1 1 1 1 1 0 1
Para completar la tabla hay que tener en cuenta las ecuaciones
de entrada de los flip flops y el funcionamiento de cada uno de
ellos para determinar el estado siguiente.
D I G I T A L E S

TRAZADO EN EL TIEMPO Y DIAGRAMA
DE TIEMPOS
69
x 0 0 1 0 1 1 0
A 0 0 0 1 1 1 0 0
B 0 1 0 1 1 0 1 0 1
z 0 1 0 1 1 1 1 0 1
D I G I T A L E S

DIAGRAMA DE ESTADOS PARA EL EJEMPLO
70
0
00
1
01
1
10
1
11
0
0
1
0
1
1
1
0
0
D I G I T A L E S

EJEMPLO CON EL MODELO MEALY
En algunos casos, la salida depende de la entrada actual así como
del valor de los estados actuales.
Este tipo de circuitos son clasificados como sistemas
secuenciales de modelo Mealy.
Un ejemplo de este modelo es este sistema.
71
D I G I T A L E S

ECUACIONES
Las ecuaciones de entrada y salida para el circuito
son:
72
1
212
211
xqz
qqxD
xqxqD
 Como son flip flops tipo D, entonces q* = D
D I G I T A L E S

TABLA DE ESTADOS Y DIAGRAMA
DE ESTADOS
73
q1* q2* z
q1 q2 x = 0 x = 1 x = 0 x = 1
0 0 0 0 0 1 0 0
0 1 0 0 1 0 0 0
1 0 0 0 1 0 0 1
1 1 0 0 1 0 0 1
00
0/0
11
01 10
1/0
0/0
0/0
0/0
1/1
1/1
1/0
D I G I T A L E S

TRAZADO EN EL TIEMPO Y DIAGRAMA
DE TIEMPOS
74
x 0 1 1 0 1 1 1 1 0
q1 ? 0 0 1 0 0 1 1 1 0
q2 ? 0 1 0 0 1 0 0 0 0
z 0 0 0 0 0 0 1 1 0 0 0
D I G I T A L E S

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